Spartan 6 + DDR RAM

Hi

hast du schon ein Speichercontroller in deinem Desing integriert (MIG 
Interface)? Falls nicht dann könntest du den Core Generator dafür 
verwenden.

Gruß

Nein habe ich noch nicht.
Den Core Generator hab ich ausprobiert und war etwas erschlagen von der 
Anzahl an Pins die der für ein RAM erstellt.

Ist das korrekt, dass ich den Virtual Fifo über AXI mit dem RAM 
verbinden muss und dann übernimmt der Virtual FIFO die 
Speicherverwaltung?

Ich habe bis jetzt keine Virtual FIFOs verwendet deswegen weiss ich 
nicht wie die zu bedienen sind. Der Speichercontroller bietet dir ein 
User Interface was du dann beschreiben kannst. Oder willst du gar nicht 
das mittels VHDL bzw. Verilog realisieren?

Ich schlage mich gerade mit dem DDR3- Controller bei Altera herum. Die 
"kleine" state machine, die man braucht, um seine Daten rein und raus zu 
kriegen und zu cachen, ist schon 8 DIN a4 Seiten lang.

Ist das beim Xilinx einfacher? Hört sich so an!

Was mir beim kurzen Blick auf das Vivado aufgefallen ist: die haben 
jetzt einen anderen MIG drin, der keinen normalen Controller mehr 
aufbauen kann. Ist das nicht mehr vorgesehen bei den Xilinx FPGAs? Oder 
hat es mit der Strategie zu tun, alles über Busse zu machen?

Doch, das geht schon noch. Jedenfalls bei DDR2 kann man auch noch das 
"alte" Interface benutzen. Manchmal ist das auch bissl abhängig von der 
Einstellung ob VHDL oder Verilog, etwas verwirrend. Liegt sicher an der 
AXI Strategie oder daran dass die 7er Serie keinen Hard-Block mehr drin 
hat.

Hey,

ich habe das Projekt ne weile pausiert.
Aber ich bekomme den RAM immer noch nicht zum laufen. Habe die 
UserGuides von xilinx gelesen aber es läuft nicht.

Ich habe mit dem ISE core generator und dem MIG (3.92) meinen RAM 
eingebunden
wie in UG388 beschrieben.
Die Simulation die auch mit erstellt wird funktioniert auch wenn es ewig 
dauert mit isim. 1µs zu simulieren dauert ca. 20 Minuten. Ist das bei 
euch auch sooo langsam? Ist das schon ein Zeichen, dass etwas schief 
läuft?

ich habe mal das erstellte example_design importiert und calib_done 
Signal auf eine LED gelegt und es passiert nichts. Müsste nicht das 
calib_done Signal '1' werden?

Hat jemand vielleicht ein kleines Beispielprojekt das funktioniert?

Ich bin für eure Tipps Dankbar

Gruß Tobias

Hallo Tobias,

hast du dir mal von Trenz die TE6000 Referenz Designs heruntergeladen 
und angeschaut ?

Da ist auch ein Beispiel für dem MIG Generator dabei.

Ja, hab ich mir angeschaut.
aber das ist auch nichts anderes als der MIG ausgibt.

oder habe ich was übersehen?

ich habe das problem das Interface korrekt anzusprechen.
mit den addressen, burst length, etc.

kann ich so den RAM beschreiben?
if(c1_p0_wr_full = '0') then
  c1_p0_wr_en <= '1';
  c1_p0_wr_mask <= "0010";
  c1_p0_wr_data <= data_in;
  wr_cnt <= c1_p0_wr_count;
end if;

if(c1_p0_cmd_empty = '1') then
  c1_p0_cmd_en <= '1';
  c1_p0_cmd_instr <= "000";
  c1_p0_cmd_bl <= "000100";
  c1_p0_cmd_byte_addr <= wd_addr;
  ram_state <= wr_end;
end if;

Auf dem 630 Board ist doch ein FX2 von Cypress drauf oder ?

Dafür gibt es doch Applikationen, welche Daten ins Ram schreiben und 
wieder zurücklesen. Das gibts bestimmt auch bei Trenz. Sonst bei 
Cypress, Ztex oder ähnlichen Spartan6 Boards schauen.