I2C Layout Guidelines

Es ist lobenswert, dass du dir darüber Gedanken machst. Bei 15-20cm 
allerdings funktioniert I2C mit nicht allzu hohem Takt (400 kHz) 
üblicherweise problemlos, sofern du es nicht darauf ankommen lässt.

Flying12 schrieb:
> Beim I2C Bus muss ich ha mit der maximalen Kapazität zwischen den
> Leitungen aufpassen.

Warum jetzt speziell beim I2C Bus? Was ist da anders als bei beliebigen 
anderen logischen Signalen? Insbesondere wo der I2C Bus nun auch noch 
besonders langsam ist im Vergleich zu den meissten anderen Signalen wie 
z.B. zu einem LCD oder vielen Sensoren. Selbst der IBM-AT Bus war da 
schneller.

Du meinst also sicher die maximal zulässige Kapazität von SCL oder SCA 
zu GND. Die sich aber auch auf andere Potentiale bezieht, die eine 
niedrige Impedanz zu GND haben. 400 pF sind eine ganze Menge, das 
bekommt man auf einer Platine kaum zusammen. 400pF wären aber auch für 
jedes andere Signal ein Problem. Für einen schnellen Clock wären 400pF 
möglicherweise schon ein Kurzschluß.

Wenn du wirklich die Kapazität zwischen den beiden Signalleitungen SCL 
und SDA meinst, also Cross Talk, gelten die selben Regeln wie für 
anderen Signale auch. Da gibt es keine Sonderregeln für I2C.

MfG Klaus

Clemens L. schrieb:
> Dass es keinen aktiven Treiber für den 1-Pegel gibt.

Ja und? Was ist denn ungewöhnlich an OC Ausgängen. Wired ORs, gemeinsame 
Interrupte, Pegelwandler und alle möglichen anderen Konfigurationen sind 
doch üblich in logischen Schaltungen.

Clemens L. schrieb:
> Wer denkt, er
> könnte sich die 10 kΩ sparen und die in den µC integrierten Pullups
> verwenden, fliegt damit oft schon bei 100 kHz auf die Nase.

Don't Panic. Mach ich gerne wenns nicht gerade ein Layout ist, geht 
hervorragend auch schneller als 100kHz. Und in keinem Thread hier, in 
dem empfohlen wurde: mach doch mal die Pullups kleiner, war das die 
Lösung. Es waren immer andere Fehler.

MfG Klaus