Aufgabe in mehreren Prozessen aufteilen?

Also ja, das kann man so machen. Aber das ist eher mehr Schreibaufwand.

Wenn man das ganze abstrakt hinschreibt dann erkennen das die Werkzeuge 
auch und bauen das was man auch sonst in einzelnen Blöcken beschrieben 
hätte.

Mach Dir doch mal den Spaß und probiere beide Varianten aus. Danach 
kannst Du sehen was daraus gemacht wurde.

MALGUCKEN schrieb:
> Ich würde jetzt alles mit CLK Syncron in mehrere Prozesse aufteilen.
> Das Verglichen der Compareregister mit dem Zählerwert.
Ein Vergleicher ist aber kein getaktetes Bauteil. Wenn du da einen 
unnötigen Takt reinbaust, dann wirst du einen Takt Latency bekommen. 
Aber das siehst du dann ja in der Waveform der Testbench sofort...

Das, was Gustl B. schrieb:
> Danach kannst Du sehen was daraus gemacht wurde.
ist anfangs das Allerwichtigste im Designprozess. Denn du selber hast 
ja sogar ein Blockschaltbild dazu gemalt. Dieses beschreibst du jetzt 
mit der HardwareBESCHREIBUNGssprache VHDL. Und dann ist es doch 
unglaublich interessant, ob der Snthesizer deine Beschreibung dieses 
Blockschaltbildes verstanden hat, und letztlich genau das erzeugt 
hat, was du das skizziert hattest.

Es ist wie wenn dir einer einen Weg beschreibt und du verstehst diese 
Beschreibung nicht richtig: du wirst nie dort ankommen, wo der Andere 
dich haben wollte...

Also dein Stichwort: sieh dir den RTL-Schaltplan des Synthesizers an.