VHDL Struktur Kaskadieren mit Generic

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

USE ieee.math_real.all;

use ieee.numeric_std.all;

-- Uncomment the following library declaration if using

-- arithmetic functions with Signed or Unsigned values

--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating

-- any Xilinx primitives in this code.

--library UNISIM;

--use UNISIM.VComponents.all;

entity log is

    Port ( input : in  STD_LOGIC_VECTOR (7 downto 0);

           output : out  STD_LOGIC_VECTOR (7 downto 0);

           rst : in  STD_LOGIC;

           clk : in  STD_LOGIC);

end log;

architecture Behavioral of log is

component cordic_core is

  generic ( N: integer :=7);

  Port ( x_in : in  signed (N downto 0);

           y_in : in  signed (N downto 0);

           z_in : in  signed (N downto 0);

        atanh: in signed (N downto 0);

           x_out : out  signed (N downto 0);

           y_out : out  signed (N downto 0);

           z_out : out  signed (N downto 0);

           clk : in  STD_LOGIC;

           res : in  STD_LOGIC;

        iteration : in integer range 0 to N);

END component;

--Z anzahl der Cordic Schritte ACHTUNG!! muss eine bestimme Zahl sein!

--B Bitbreite des Cordic Cores

constant Z : integer := 8;

constant B : integer := 10;

--Array für generierte log(2**n) Werte für Bereichsanpassung

type Rom8x8 is array (0 to 7) of unsigned(7 downto 0); 

signal LOG_Rom : Rom8x8;

--Array für gererierte Arctanh(2**-i) Werte

type RomZxB is array (0 to Z) of signed (B-1 downto 0);

signal ATANH_Rom : RomZxB;

--n = wieviel wurde geschoben  

signal n : integer range 0 to 7;

--platzhalter für reset

signal res : std_logic := '0';

--in die Temp Vektoren muss der startwert bei temp(0) geschrieben werden

--mittels for generate werden die xi+1s erzeugt

--daweil per clock, kann aber auch als ewig langes Rechenwerk implementiert werden! vermutlich besser!!

type temp_vector is array (0 to Z+1) of signed (B-1 downto 0);

signal x_temp : temp_vector;

signal y_temp : temp_vector;

signal z_temp : temp_vector;

begin

-- TODO

-- Tabelle berechnen beginnend mit log(2) bis log (2^8) für input vektor

--   table: for i in 0 to 7 generate

--     LOG_Rom(i) <= to_unsigned( integer( log10(real(2*i)+1.0)/log10(256)*255 ),8);

--   end generate;

-- TODO anschaun wo das komma sein muss!

-- Tabelle berechnen beginnend mit arctanh(2**-1)

--atanh(1/2) = 0.54....

table: for k in 0 to Z generate

ATANH_Rom(k) <= to_signed(integer(arctanh(real(2**(-real((k+1)))))*real((2**(B-1)))),(B));

--ATANH_Rom(k) <= to_signed( integer( round(arctanh(real(2**(-real((i+1)))))*real((2**(B))))),(B));

   end generate;

-- TODO muss noch gemacht werden!!

--könnte man auch mit takt shiften bis es passt, wäre gut mit Rechenwerk ohne takt!

--output <= z_temp(Z+1) ... muss noch auf 8 bit und mit log verknüft werden!

--wir brauchen ja x= input+1 und y=input-1

--wenn beide signed sind müsste auch gehen: x= 01xxxxxxxx(8-bit input) und y= 11xxxxxxxx

--also ist w=0,xxxxxxxx und wir müssen nur log(2**8) addieren nachdem das letzte z auf log10 Basis gebracht wurde!

normalize_value:process(input)

begin

  if input(7)='1' then n <= 7;

  elsif input(6)='1' then n <= 6;

  elsif input(5)='1' then n <= 5;

  elsif input(4)='1' then n <= 4;

  elsif input(3)='1' then n <= 3;

  elsif input(2)='1' then n <= 2;

  elsif input(1)='1' then n <= 1;

  elsif input(0)='1' then n <= 0;

  else output <= "00000000";

  end if;

end process;

--Cordic blöcke werden instanziert und miteinander Verbunden. Schnittstellen nach außen sind temp Vektoren

cordic_gen:

    for i in 0 to Z generate

    Module: cordic_core

      generic map (N => B-1)

      port map (x_temp(i), y_temp(i), z_temp(i), ATANH_Rom(i), x_temp(i+1), y_temp(i+1), z_temp(i+1), clk, res, i);

      end generate;

end Behavioral;