Verständnisfrage: Wie kommen große Routingdelays zustande?

Kapazitive Last:

zwar ist eine "Ladung" flott am Gate des Transistors, aber eine alleine 
genügt nicht um die Kapazität zu "füllen" und so das "hohe" Potential zu 
erreichen das der Umschaltvorgang benötigt. Es müssen also viele 
"Ladungen" zum/vom Gate gebracht werden, was dauert - da durch die 
dünnen Querschnitte nur eine begrenzte Anzahl v. "Ladungen" 
transportiert wird.

Bitwurschtler schrieb:
> Kapazitive Last:
>
> zwar ist eine "Ladung" flott am Gate des Transistors, aber eine alleine
> genügt nicht um die Kapazität zu "füllen" und so das "hohe" Potential zu
> erreichen das der Umschaltvorgang benötigt. Es müssen also viele
> "Ladungen" zum/vom Gate gebracht werden, was dauert - da durch die
> dünnen Querschnitte nur eine begrenzte Anzahl v. "Ladungen"
> transportiert wird.

Danke für die Rückmeldung!
In diese Richtung wäre auch mein Ansatz gegangen. Gibt es da eigentlich 
eine Hausnummer wie groß der Kapazitätsbelag so einer Leitung in etwa 
ist?

Was mich auch interessieren würde (nur aus akademischem Interesse) : 
Kann man sich eigentlich die Länge einer Leitung in ISE irgendwo 
anzeigen lassen? Im FPGA-Editor habe ich nichts gefunden...

Nachtrag: Statt Kapazitätsbelag wäre eher die Impedanz interessant...

Beschleunigen..Nja, sicher wird es effektiver sein mehrere buffer zu 
nehmen falls dem einen die Puste ausgeht. Ich glaube auch das man hier 
auch nicht zu lang sein darf um nicht in die Reflektionsproblematik zu 
kommen. 100fs gibt sicher jeder buffer

Tim schrieb:
> Beschleunigen..Nja, sicher wird es effektiver sein mehrere buffer zu
> nehmen falls dem einen die Puste ausgeht.

Du meinst parallele Buffer und Zweige, nehme ich an.

> 100fs gibt sicher jeder buffer
Die Schaltzeiten, also das, was man ohne Last den Gates anlasten kann, 
liegt sogar noch höher, als nur 100 Femto, aber trotzdem sind diese 
irrelevant, weil es rein von der Last abhängt, ob daraus Pico oder gar 
Nanosekunden werden. Das Transistorgate hat quasi gar keine Kapazität im 
Vergleich zu der Leitung dorthin.

Relevant sind letztlich die Leitungen von dort weg. In aktuellen FPGAs 
bewegen sich die Taktfrequenzen um die 200MHz-400MHz von daher sind 
Werte von rund 100ps oval all relevant. Werte unter 10ps liegen im 
Bereich des Jitters. Daher werden die Interconnetions so dimensioniert, 
dass sie eine genügend große Anzahl von Leitungen mit rund 100ps treiben 
können. Meht geht dann über Parallelisierung.

Die andere Frage, wie man das macht, wurde schon beantwortet: Die 
Treiber bestehen aus mehreren Verstärkern hintereinander. Die Methodik 
spiegelt sich auch im ASIC design wider:

Statt einer langer direkter Leitung in der Kombinatorik, baut man einen 
Buffer ein, der die Leitungen teilt und die Schaltzeiten grob halbiert, 
da die effektive Schaltzeit mit der Leitungslänge im Quadrat geht und 
das Addieren des Buffers nix kostet.

Als ein Beispiel hätten wir hier eine rund 3mm lange Steuerleitung auf 
einen Ausgang, die 3x gepuffert wurde, um sie von fast 4ns auf gut 1ns 
zu drücken:

Vorher  : 1x180ps + 3690 ps = 3.87 ns
Nachher : 3x180ps +  410 ps = 0.95 ns

Im FPGA geht das freilich nicht so einfach, weil die Schalter und Buffer 
fest verbaut sind, was die Sache unflexibel macht.

Hans schrieb:
> Was mich auch interessieren würde (nur aus akademischem Interesse) :
> Kann man sich eigentlich die Länge einer Leitung in ISE irgendwo
> anzeigen lassen? Im FPGA-Editor habe ich nichts gefunden...
Du meinst in mm?
Ich denke nein. Aber mit den Laufzeiten aus dem FPGA-Editor und der 
Die-Größe (nach dem kleinsten Gehäuse suchen), sollte man schon eine 
gute Abschätzung hinbekommen.

Duke