Zähler aus D-FlipFlops (asynchron)

Hallo!

Ich bin noch neu in der VHDL-Sprache und habe schwierigkeiten bei 
folgender aufgabe: Es muss aus FlipFlops ein asynchroner 4Bit Zähler 
entworfen (Schaltplan liegt bereits vor). Die gesamte Schaltung besitzt 
fürs erste nur den Taktsignal als Eingang, alles andere passiert intern.
Was ich bisher gemacht habe:

- D-FlipFlop als VHDL Module implementiert (mit Daten-, 
Taktsignal-Eingang und Ausgang und Ausgang negiert, mit Prozess 
beschrieben)
- das Schematische Symbol für den FlipFlop generiert und mit Schemata 
die gesamte Schaltung etstellt (die Schaltung selbst hat bei der 
Überprüfung keine Fehler und ist mit dem Schaltplan identisch).

Mein Problem ist dass ich an den Ausgängen nur undefined rausbekomme, da 
es mir nicht gelingt, die Dateneingänge der FlipFlops in der großen 
Schaltung zu initialisieren. Zum Beispiel wird an Dateneingang von 
FlipFlop 1 der negierte Ausgang Rückgekoppelt, das heißt, ich habe bei 
der Gesamtschaltung keinen expliziten Zugriff auf die einzelnen 
Dateneingänge. Der Zähler sollte automatisch von 0000 hochzählen, was 
aber wegen fehlender Belegung nicht geschieht.

Ich habe schon versucht bei der port Deklaration vom FlipFlop den 
Dateneingang mit '0' als initial Wert zu definieren:

entity DFF is
port(D : in STD_LOGIC := '0';
     CLK : in STD_LOGIC;
     Q, NOT_Q : out STD_LOGIC);
end DFF;

leider hat das bei der Simulation keine Auswirkung, die Ausgänge bleiben 
weiterhin Undefined.
Wo mach ich den Fehler? Könnte mir jemand bitte helfen?

Danke im Voraus und schönen Abend noch!