VHDL LVDS Display Hilfe

Das einfachste ist, Du nutzt für den LVDS-Clk auch den Serdes.
Packe einfache die Bilddaten in vier Schieberegister, die Du mit dem
schnellen clk rausschiebst und dem langsamen clk neu befüllst.
Das gleiche machst Du mit dem Clk für das Display mit einem 5. Register.
Hier beschreibst Du das Register jeweils mit "1100011" und schiebst das 
dann raus.

Gruß Micha

Am Besten alle Signale (inkl. Clk) in
IO-FFs legen, dann die seriellen Daten
per DDR-FFs ausgeben.

In Deiner Skizze hast Du das
Clk-hi-lo-Verhältnis von 4:3, oft findet
man aber auch 1:1, d.h. die "mittleren"
Daten liegen genau auf der fallenden
Flanke, und das passt eben gut zu DDR-FF.
Per IO-Delays kannst Du dann die Phasen
zwischen Signalen und Clock einstellen.

Hallo,

schon mal vielen Dank für eure Antworten.

Also wenn ich euch richtig verstehe, soll ich sowohl für den Takt als 
auch für die Daten SerDes nutzen. An den Takt-SerDes lege ich dann das 
Bitmuster von Micha an. Dann erzeuge ich mir meinen 35.11 MHz und 245.77 
MHz Takt im FPGA. Den 35.11 MHz Takt nutze ich dann um die 
Schieberegister der SerDes zu aktualisieren und den 245.77 MHz Takt für 
die seriellen Daten zum Display.

Dazu hätte ich aber noch eine generelle Frage. Bei der Übertragung des 
ersten Pixels würde das Display nun ja eine Flanke sehen, und dann für 
2*(TClk/7) ein High-Signal. Ist das dem Display egal? Oder erwartet es 
eine Flanke und dann für 4*(TClk/7) ein High-Signal?
Mehr als die Abbildung im ersten Post lässt sich das Datenblatt des 
Displays bzgl. der Timings nicht aus.


Viele Grüße

Hallo Christian,

verstehe ich da jetzt etwas falsch?
Dem Display wird doch der Takt in Form des Bitmusters "1100011" 
übertragen. Im Datenblatt findet sich die Abbildung aus dem ersten Post 
("Timing.png"). Hier sieht man zum Teil noch die Übertragung des 
vorherigen Pixels. Noch bevor die serielle Übertragung des vorherigen 
Pixels fertig ist, liegt bereits eine neue Taktflanke an (OLVCLK). 
Synchronisieren sich die Displays auf diese Taktflanke oder werden eh 
alle Signale mit einer festen Frequenz abgetastet?.
Falls ersteres, dann kommen wir wieder zu meinem Verständnisproblem. 
Braucht das Display einfach nur das Muster "1100011" oder benötigt es 
die Taktflanke und dann ein Muster nach "1111000"? Dann müsste ich die 
Daten-SerDes ja quasi 2*(TClk/7) später starten.

Tut mir Leid, ich weiß leider nicht, wie ich es besser beschreiben soll. 
Vielleicht stelle ich es mir auch viel zu kompliziert vor.


Viele Grüße

Super, vielen Dank für die Erklärung. Und ich habe mir von Anfang an 
Gedanken darüber gemacht, warum da diese Phasenverschiebung ist und wie 
man das dann bei der Datenerzeugung berücksichtig. Wenn dem Display 
wirklich nur das Bitmuster "1100011" genügt, dann passt alles.


Vielen Dank!