Verilog posedge / negedge

Manu Gast 10.07.2016 21:29 #4643529

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Hi Leute,

ich hänge hier an einem absoluten Anfängerproblem...
Kann mir bitte jemand kurz erklären warum das so nicht funktioniert?
PixelClk_in kommt von einer anderen IC, 40MHz.
ram_clk habe ich testweise auf einen Pin ausgegeben, konstant auf 1...
Simulation funktioniert.

Vielen Dank!
Manu

always @ (posedge PixelClk_in or negedge PixelClk_in) begin
  if(!PixelClk_in) begin    // Bei negativer Flanke PixelClk Werte aus Puffer in Ram schreiben
    if(ram_wrt) begin
      ram_clk = 1;
  else ram_clk = 0;        // Bei positiver Flanke Ram Takt immer runter

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Lothar M. (lkmiller) Moderator (Firma: Titel) 10.07.2016 23:02 #4643640

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Hat deine Zielarchitektur tatsächlich Dual-Edge-Flipflops?

Lies mal die Meldungen des Synthesizers oder sieh dir mal den RTL 
Schaltplan an.

Manu schrieb:
> Simulation funktioniert.
Das ist nur die halbe Wahrheit.  Denn welche Syntaxkonstrukte erkannt 
und tatsächlich in Hardware umgesetzt werden können , das steht im 
Manual des Synthesizers.

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Verilog posedge / negedge

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