Xilinx CPLD - Byte-IO PIN Assignment im selben Funktionsblock ja/nein?

Hallo zusammen,

in meiner XC9572 Xilinx CPLD-Anwendung gibt es 8 bzw. 16 Bit breite 
"Worte" zu verarbeiten (Input / Output). Wie sollte ich am Besten die 
Pins zu den einzelnen Wort-Bits zuordnen?

Für ein n-bit Wort "w" sei "w[i]" das ite Bit, und "start" sei ein 
beliebiger CPLD Pin. Sollte ich nun lieber

a) w[0] = start, w[1] = start + 1, ..., w[n-1] = start + n-1

oder besser

b) w[0] = cpld_function_block_pin(0), w[1] = cpld_function_block_pin(1), 
..., w[n-1] = cpld_function_block_pin(n-1)

nehmen?

Wobei cpld_function_block_pin(i) der Pin für die ite Makrozelle in einem 
Funktionsblock ist (sagen wir Block 1). Für meinen XC9572 PC84 wäre z.B. 
für Block 1: cpld_function_block_pin(1) = 4, cpld_function_block_pin(2) 
= 1, usw.

Macht es nun Sinn, für die Wortbit-Pin-Zuordnung sicherzustellen, dass 
sie "im gleichen Funktionsblock" (evtl. sogar nach aufsteigender Macro 
cell Nummer) "sortiert" / "verarbeitet" werden? Method a) ist natürlich 
wesentlich schöner im Verilog / VHDL Code. Bisher habe ich immer a) 
verwendet.

Mit der Bitte um Erleuchtung / Meinung, Danke und mfG! Michael