Vivado 2018.3 xpm_cdc

[Gustl B. (-gb-)]

Hallo,
ich verwende das xpm_cdc und das hat mit Vivado 2018.2 auch wunderbar 
funktioniert. Auch in der Simulation. Jetzt im Vivado 2018.3 bekomme ich 
folgenden Fehler:

WARNING: [Simulator 45-29] Cannot open source file 
/wrk/2018.3/nightly/2018_12_06_2405991/packages/customer/vivado/data/ip/ 
xpm/xpm_cdc/hdl/xpm_cdc.sv:  file does not exist.

Jetzt gibt es dort aber diese Datei:
C:\Xilinx\Vivado\2018.3\data\ip\xpm\xpm_cdc\hdl\xpm_cdc.sv

Die würde ich einfach dorthin kopieren wo der Simulator sie sucht, aber 
wo befindet sich
/wrk/2018.3/nightly/2018_12_06_2405991/packages/customer/vivado/ ?

Danke!

PS.: Wieso testet Xilinx das nicht selber, das muss doch auffallen!

[Weltbester FPGA-Pongo (Gast)]

Gustl B. schrieb:
> PS.: Wieso testet Xilinx das nicht selber, das muss doch auffallen!

Weil die Firma Xilinx aus mehreren Abteilungen besteht, die alle ihr 
eigenes Süppchen kochen und nicht mit einander reden. Die einen machen 
die Synthese, die anderen das Platzieren und wieder andere die GUI und 
die Parsing-Funktionen.

Je nachdem welcher Entwickler gerade wann was mitgeteilt bekommt, wann 
er Urlaub hatte und wie viel Zeit man ihm zum testen gegeben hat, sind 
dann mehr oder weniger Bugs drin, die dann mit dem vierteljährlichen 
realease rausgehauen werden.

Die 2018.2 z.B. hatte massive Problem, ein Projekt sauber anzulegen.

Diese Firma hat generell grosse Probleme mit Ordnung und Dateien. Sieh 
dir mal den armseeligen Mischmasch mit den Slashes/Backslashes sowie 
Klein/Grossschreibung an.

[Gustl B. (-gb-)]

Das war mir gestern auch schin ein einem anderen Thread hier 
aufgefallen.

Ey Xilinx, was soll der Quatsch?
set_input_jitter sys_clk_pin 0.200
set_clock_uncertainty 0.200 sys_clk_pin

Mal steht die Zeit vor der Clock, mal danach. Weia ...

Ich denke ja immer, dass gerade große Firmen für sowas eine Abteilung 
haben die sich die Qualität anguckt, aber dann sind es oft gerade die 
großen Firmen die zu viel Kompexität angehäuft haben.