vhdl zu verilog konverter

Gast #5804934
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René D. schrieb:

> Aber jetzt brauche ich doch
> verilog oder systemverilog. Das wollte ich aus meinen bestehenden VHDL
> Quellen generieren und bräuchte einen Konverter.

Ist jetzt nicht ganz wo nach gefragt wurde, aber schau mal da - ein 
MyHDL zu VHDL oder Verilog converter:
http://docs.myhdl.org/en/stable/manual/conversion.html

Es sollte auch gut möglich sein, sich selbst mit Python was zu skripten, 
zumal weil myHDL eh auf Python setzt.
#5805356
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Moin,

ich habe mal sowas angeworfen, ist aber nicht komplett und ein recht 
kranker Ansatz, da es über GHDL-Interna läuft. Es geht auch nur mit 
relativ einfachen Konstrukten und die Konversion zurück nach Verilog 
läuft wie oben schon angeklungen per Python/MyHDL extensions.
Ob es funktioniert, kannst du allerdings frühzeitig abchecken: XML aus 
GHDL ausgeben und hier reinziehen:

https://section5.ch/dclib/xhdl/

Grüner Blob heisst: Konvertierbar. Bei Interesse melde dich, vielleicht 
kann man ein OS-Projekt draus machen.
Gast #5805370
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René D. schrieb:
> Ich bin VHDL coder und kann verilog lesen. Aber jetzt brauche ich doch
> verilog oder systemverilog.

und mixed language ist keine Option? Eine größere Lizenz von Modelsim 
kann z.B. Verilog/VHDL cosim. Nur die Free Version könnte sich da etwas 
bockig anstellen.

Was wird es am Ende, ein FPGA? Quartus kann z.B. auch Verilog und VHDL 
verarbeiten.

Viele Grüße,
Andreas
(Firma: www.elpra.de) Persönliche Seite #5805389
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Andreas schrieb:
> und mixed language ist keine Option? Eine größere Lizenz von Modelsim
> kann z.B. Verilog/VHDL cosim.

Mentor bietet fuer mixed Language einen ganz ordentlich zur Kasse, da 
bekommt man fast eine zweite Lizenz fuer.

Der Vivado Simulator kann allerdigns auch mxied Language und ich meine 
ActiveHDL der im Lattice Diamond integriert ist auch (allerdings nur 
unter Windows verfuegbar).

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