Platinenlayout sp ok?

Daniel schrieb:
> Würdet ihr auf 2 Lagen umplanen oder so lassen? Auch für andere Kritiken
> bin ich offen. Danke schonmal

Natürlich sehr wage wen man das Layout und die Anforderung nicht kennt 
da eine Antwort zu geben.

Ist HF im Spiel ist eine gute GND immer von Vorteil, den lieber noch ein 
zusätzliches VCC Großflächen Layer anlegen, welches dan mit der damit 
entstehenden Kapazität, mehr Schirmung gibt als auf 2 Layer zu 
reduzieren.

Ist es aber nur Lowpower und Niederfrequenz? Dann aus Kosten und 
Ressourcen Gründen auf 2 Layer reduzieren.

OK viel aufschlussreicher.

HF sehe ich keine, so von Weitem.

Hochleistung auch nicht.

Ergo: auf 2 Layern reicht aus!
Allerdings ist GND und VCC sehr mager und die Block Kap's sehe ich auch 
nicht wirklich. aber ohne Schema, Rätselraten und Salamitaktik angesagt.

Zwei Lagen und vielleicht breitere Leiterbahnen. Die Oberseite hat auch 
noch genug Platz. Ist aber erstmal in Ordnung. Mehr kann man ja eh nicht 
erkennen.

Christian F. schrieb:
> und vielleicht breitere Leiterbahnen.

Sage ich ja aber ich sehe Trotzdem keine Blockkondensatoren bei der 
Speisung des 30 Pin Dingsbums das nach irx einem µP aussieht.

Ich sehe auch keine vernünftige, mögliche externe Taktung und kann da 
nur raten wieso da außen so ein Kloppi steht, sonst alles smt ist und 
die Verbindungsleiste in 2er 3er und 4er Gruppen nur auf einer Seite und 
nicht im Raster ist. Vielleicht ist das ein generisches Testboard mit 
einem Sockel für uCs denen alles egal ist wenn sie mit dem internen 1MHz 
Generator laufen? Aber darum geht es hier ja nicht.