VHDL Übergabe eines States

Hi,
ich würde gerne ein State an ein Modul weitergeben und wollte fragen, ob 
es überhaupt geht und wie es gehen soll.
Habe nach paar unerfolgreichen Versuchen einen anderen Typen portiert 
und auf die States gemapt, was meiner Meinung nach eine unschöne Lösung 
ist.

Danke für die Hilfe!

Hier ein Beispiel, wie ich es mir ungefähr vorgestellt hatte:

1

entity StateMachine is

2

    Port ( state: in machine);

3

end StateMachine;

4

5

architecture Behavioral of StateMachine is

6

  type  machine is (START, IDLE, STOP);

7

begin

8

--Irgendwas

9

end StateMachine;