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Problem bei der Simulation von Vivado FIFO mit QuestasimHallo, ich habe ein Design mit einem per Vivado generierten FIFO. Dieses Design möchte ich per VUnit/Questasim simulieren. Vivado erzeugt ja zu diesem Zweck eine Datei mit der Endung "_sim_netlist.vhdl". Beim Compilieren dieser Datei bekomme ich rätselhafte Fehlermeldungen:
Kann damit jemand was anfangen?
Gast
#6841359
Vermutlich fehlt dir der Xilinx-Key für das vernudelte IP. Und wie komme ich an diesen Key und was muss ich damit machen?
Gast
#6841402
Ich hatte vor längerer Seit den gleichen Fehler, und das lag tatsächlich an einer fehlenden Lizenz für einen IP-Core von Xilinx (ein Reed-Solomon-Decoder in dem Fall). Aber dödelige FIFOs sind doch lizenzfrei. Hast du noch andere Cores im Design? Ja, habe ich. Die lassen sich problemlos übersetzen. Allerdings hat bei denen, im Gegensatz zum FIFO, die Netzliste auch nicht solchen kryptischen Inhalt.
Es handelt sich übrigens um ein Builtin-FIFO, falls das einen Unterschied macht.
Gast
#6841434
Ja, das ist definitiv verschlüsselter Code. Dass man für FIFOs eine Lizenz braucht, ist mir neu. Da musst du mal bei Xilinx nachhaken, sorry... Ansonsten: Im Xilinx Synthesis Guide (UG901 glaube ich) steht drin, wie man FIFOs im RTL-Code baut, sodass sie auf die FPGA-Ressourcen gemappt werden. Falls diese Fifos passen, hast du das Problem damit nicht.
Gast
#6843829
Komisch, ich verwende sowohl FIFOs in einem Block-RAM als auch die built-in Versionen und habe noch keine Probleme damit gehabt. Die stehen auch auf "license included". Wäre mir neu, wenn die eine LIC bräuchten. Kann es sein, dass es ein Problem mit der free-ware Version ist? (Web-Version heisst die glaube ich). Oder ist der Simulator die free-Version? Da braucht es doch spezielle precompiled Libraries. Oder die Module werden in die falsche LIB compiliert und er kann sie deshalb nicht finden. Oder du hast sie gar nicht eingebunden. Übersetze mal die FIFO-Netzliste alleine.
Gast
#6843841
Philip K. schrieb: > ich habe ein Design mit einem per Vivado generierten FIFO. Dieses Design > möchte ich per VUnit/Questasim simulieren. Vivado erzeugt ja zu diesem > Zweck eine Datei mit der Endung "_sim_netlist.vhdl". Beim Compilieren > dieser Datei bekomme ich rätselhafte Fehlermeldungen: vielleicht ist es ja auch einfach die falsche Datei, Xilinx erzeugt etliche Simulationsdateien bei der Erstellung eines Cores, abhängig von den Einstellungen zu benutzten Simualtor. Und gelegentlich muß man noch ein script laufen lassen um für Questa eine passende Library zu erzeugen. Denn eigentlich braucht der Simulator keine Datei sondern eine compilierte library für die ganzen 'Xilinx-makros'. https://support.xilinx.com/s/article/66533?language=en_US https://support.xilinx.com/s/article/53678?language=en_US https://www.xilinx.com/support/documentation/sw_manuals/xilinx2020_2/ug900-vivado-logic-simulation.pdf S. 14 ff Offenbar hat mit der Xilinx Sim-Lib irgendwas nicht gepasst. Nachdem ich die nochmal compiliert habe funktioniert alles. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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