Asche auf mein Haupt!
Eigentlich hätte ich es besser wissen müssen, da ich selbst schon
PCIe-Baugruppen entwickelt habe. :-( Der Takt entspricht bei den meisten
Anwendungen dem HCSL-Standard und wird senderseitig nicht durch
Koppelkondensatoren abgetrennt. Die von Frank K. genannten Werte
bezüglich der zulässigen Signalpegel sind korrekt. Ich empfehle hierzu
einen Blick in die Application Note AN871 von Silicon Labs.
Den Grund, weswegen ich mir zu sicher war, konnte ich durch einen Blick
in ein paar ältere Stromlaufpläne und Datenblätter herausfinden. Auf
einer Baugruppe habe ich einen PCIe Switch PLX PEX8619 eingesetzt, und
zwar in Verbindung mit den Taktverteiler Silabs Si53019-A02. PLX
schreibt hierzu im Handbuch über den differentiellen Takteingang:
1 | PEX_REFCLKn/p must be AC-coupled. Use a 0.01 to 0.1 µF capacitor.
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Daher habe ich zwischen den beiden Bausteinen natürlich die
beschriebenen Kondensatoren eingesetzt.
Die o.a. Baugruppe besitzt weiterhin einen Anschluss für eine
Anschlusskabel gemäß "PCI Express External Cabling Specification
Revision 2.0". Darin steht wiederum:
1 | 2.3.3. AC-coupling
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2 | The Cable Reference Clock shall be AC-coupled at the Upstream Subsystem (the source) transmitting the differential clock. A recommended value is 0.1 μF although other capacitor values are allowed within the signal integrity and rise/fall time specifications provided within 25 Section 2.12.3.
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Also habe ich dort auch die entsprechenden Koppelkondensatoren
eingefügt.
Mein Kunde schließt bei den meisten Installationen eine per PCIe-Kabel
angeschlossene externe Kiste mit einer Bridge von PCIe auf PCI an, in
der ein Texas Instruments XIO2001 verbaut ist. Diese Kiste ist jedoch
ein Fremdprodukt, zu dem ich keinen Stromlaufplan habe. Im Datenblatt
steht:
1 | The REFCLK+ and REFCLK– terminals provide differential reference clock inputs to the XIO2001. The circuit board routing rules associated with the 100-MHz differential reference clock are the same as the 2.5-Gb/s TX and RX link routing rules itemized in Section 3.1. The only difference is that the differential reference clock does not require series capacitors. The requirement is a DC connection from the clock driver output to the XIO2001 receiver input.
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3 | ...
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5 | Terminating the differential clock signal is circuit board design specific. But, the XIO2001 design has no internal 50-Ω-to-ground termination resistors. Both REFCLK inputs, at approximately 20 kΩ to ground, are high-impedance inputs.
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Offenbar wird dann in der Kiste eine Schaltung stecken, die den
notwendigen DC-Arbeitspunkt wiederherstellt, z.B. in Form von
Spannungsteilern.
Wie ich soeben feststellen musste, befinden sich auf der von mir
entwickelten Baugruppe fälschlicherweise entsprechende
Koppelkondensatoren aber auch am Eingang des Si53019-A02. Dennoch
funktioniert die Baugruppe einwandfrei in Verbindung mit der zugehörigen
Prozessorbaugruppe und wird auch so schon seit Jahren so verkauft.
Offenbar stellt sich da ein akzeptabler DC-Arbeitspunkt ein.
In den REFCLK-Ausgangsleitungen sind aber korrekterweise keine
Koppelkondensatoren enthalten. Natürlich kann es wiederum Taktsenken
geben, die ähnlich wie der o.a. PEX8619 o.ä. Koppelkondensatoren direkt
an den Takteingängen vorschreiben.
