Wie wird festverdrahtete Logik von FPGAs simuliert?

Gast #6960889
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Hallo guten Tag,

ich habe einen IP Core und in seiner Beschreibung steht, dass er 
simuliert werden kann, mit der angebotenen Testbench.

Dieser IP Core verwendet aber normalerweise Transceiver von FPGAs.
Wie werden die eigentlich mitsimuliert?

Also es wird ein Stimulus auf die Trasceiver geschickt und dann sollen 
die Daten weiterverarbeitet werden.

Danke
Gast #6960924
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In dieser Umgebung müsste dann irgendwo ein Simulationsmodell für diesen 
Transceive mitgeliefert werden. Oder es gibt z.B. von Xilinx Modelle für 
deren Transceiver. Die Details dieser Transceiver liegen von 
"durchverdrahtet" bis komplexen Verhaltensmodellen.
Oder in der Simulationsumgebung wird der Transceiver eigentlich gar 
nicht simuliert sondern für diese Situation ein BFM an dieselbe Stelle 
geklemmt.
Gast #6990260
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Allgemein gibt es bei Xilinx zwei verschiedene Modellbibliotheken Unisim 
und Simprim. Letztere ist genauer (aber meist unnötig) und braucht mehr 
Aufwand zum Simulieren. Ein einfaches Modell ist deshalb gar nicht so 
schlecht.

GT-Modelle bei Xilinx ist nochmal ein andere Welt. Da sind teils große 
Unterschiede in der Handhabung zwischen 7er und Ultrascale-FPGAs in der 
Simulation. Und nochmal komplexer, wenn ein IP (z.B. xAui oder SGMII) 
darübergestülpt wird.

Woher ich das weiß? Selbst erfahren.
Hier ist ein Beispiel wie sich andere Nutzer darüber aufregen:
https://support.xilinx.com/s/question/0D52E00006hphUiSAI/speeding-up-sgmiigtp-simulation?language=ja

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