Wie wird festverdrahtete Logik von FPGAs simuliert?

In dieser Umgebung müsste dann irgendwo ein Simulationsmodell für diesen 
Transceive mitgeliefert werden. Oder es gibt z.B. von Xilinx Modelle für 
deren Transceiver. Die Details dieser Transceiver liegen von 
"durchverdrahtet" bis komplexen Verhaltensmodellen.
Oder in der Simulationsumgebung wird der Transceiver eigentlich gar 
nicht simuliert sondern für diese Situation ein BFM an dieselbe Stelle 
geklemmt.

ja genau es geht hier um xilinx transceiver für xaui.

Vielen Dank!
Also es sind dann wohl immer
 verhaltensmodelle
 nachgebaute cores
 oder  "BFM"

kalkulierer schrieb:
> Also es sind dann wohl immer
>  verhaltensmodelle
>  nachgebaute cores
>  oder  "BFM"
Richtig. Und zum Teil entspricht deren Verhalten in der Simulation nicht 
immer der Realität. So wie das eben mit Modellen ist...

Duke

Oder zu real, wenn man 1ms simulieren muss bis der reset durch ist...

Tim schrieb:
> Oder zu real, wenn man 1ms simulieren muss bis der reset durch ist...

Verhaltensmodell oder Logik-Level-Modell?

Tim schrieb:
> Oder zu real, wenn man 1ms simulieren muss bis der reset durch
> ist...

woher weißt du das?

Allgemein gibt es bei Xilinx zwei verschiedene Modellbibliotheken Unisim 
und Simprim. Letztere ist genauer (aber meist unnötig) und braucht mehr 
Aufwand zum Simulieren. Ein einfaches Modell ist deshalb gar nicht so 
schlecht.

GT-Modelle bei Xilinx ist nochmal ein andere Welt. Da sind teils große 
Unterschiede in der Handhabung zwischen 7er und Ultrascale-FPGAs in der 
Simulation. Und nochmal komplexer, wenn ein IP (z.B. xAui oder SGMII) 
darübergestülpt wird.

Woher ich das weiß? Selbst erfahren.
Hier ist ein Beispiel wie sich andere Nutzer darüber aufregen:
https://support.xilinx.com/s/question/0D52E00006hphUiSAI/speeding-up-sgmiigtp-simulation?language=ja