Logikpegelwandlung mit 1 Transistor

Mike schrieb:
> Denn wenn der LV Pin Source auf GND zieht, dann wird der Transistor
> leitend und es besteht eine Verbindung zwischen LV und HV Seite (siehe
> Bild).

Und diese Verbindung liegt auf GND-Pegel - also kein Problem für die 
LV-Seite.

Hohe Spannungen liegen nur an, wenn keiner der beiden Ausgänge auf GND 
zieht. Und dann sieht jede Seite über ihren Pullup nur die jeweils 
erlaubte Spannung (LV oder HV).

Danke schon für Eure Antworten, aber ich muss noch mal nachfragen:
Angenommen der LV-Pin ist ein Push-Pull Output, könnte dann nicht die 
maximal erlaubte Drain-Source-Spannung des unteren Transistors in dem 
Fall überschritten werden (siehe Bild)?

In dem Bild sollte max V_DS Violation stehen nicht V_GS

Mike schrieb:
> Meine Frage: Muss dafür der Pin an der niedrigen Spannungsseite (LV)
> nicht auch hochspannungs-kompatibel (HV) sein?
> Denn wenn der LV Pin Source auf GND zieht, dann wird der Transistor
> leitend und es besteht eine Verbindung zwischen LV und HV Seite (siehe
> Bild).

Wenn der LV-Pin Source auf GND zieht dann versenkt der LV-Pin den 
LV-Strom durch den LV-Pullup und auch noch den HV-Strom durch den 
HV-Pullup.

Und selbst wenn der HV-Pullup ganz klein ist, oder sogar gleichzeitig 
mit LV-Pin GND auch noch HV-Pin aktiv HV ist, kann die Spannung an 
Source ja nicht über LV-Vgs(th) steigen, weil ab da der Transistor 
sperrt. Also ist hochspannungsfest nicht nötig.

LG, Sebastian

Danke - insbesondere Sebastian für die Erläuterung!!