Aufbau eines dekadischen Zählers

Die Bausteine meiner Wahl wären 74390 oder 74490
(jeweils 2-fache Dezimalzähler)    oder ein CPLD ;-)

Als Teiler nimmst du am besten den 74HC(HCT)390. Da hast du gleich zwei 
Teiler /2 und 2 Teiler /5 in einem Gehäuse. Falls dein Oszillator 
CMOS-Pegel liefert, dann nimm den 74HC390. Der hat mehr Störabstand.

1. IC

Eingang -->Teiler/5-->Teiler/2--> Ausgang/10

Ausgang/10 -->Teiler/5-->Teiler/2--> Ausgang/100


2. IC

Ausgang/100 -->Teiler/5-->Teiler/2--> Ausgang/1000

Ausgang/1000 -->Teiler/5-->Teiler/2--> Ausgang/10000

u.s.w


Mit den Ausgängen gehst du auf deinen Drehschalter(kurze Leitung!)

Vom Drehschalter geht es zum Treiber-IC, z.B. 74HC244.
Da schaltest du dann z.B. 4 der internen Gatter parallel um einen
niedrigen Ausgangswiderstand zu bekommen. In Reihe zum Ausgang noch 
einen 47 Ohm Widerstand und dann zur BNC-Buchse, fallst du das so 
brauchst.
Damit hättests du einen 50 Ohm Ausgang an den du beliebig lange 
BNC-Kabel anschließen kannst. Brauchst du das?

Tetraman schrieb:
> Ist das der richtige Ansatz?
Viele Wege führen nach Rom ;-)
Jeder der angesprochenen Baustein kann deine Aufgabe lösen.
Jeder auf seine Art.

BTW:
Ich würde nach wie vor ein CPLD nehmen...

Lothar Miller schrieb:
> Tetraman schrieb:
>> Ist das der richtige Ansatz?
> Viele Wege führen nach Rom ;-)
> Jeder der angesprochenen Baustein kann deine Aufgabe lösen.
> Jeder auf seine Art.
>
> BTW:
> Ich würde nach wie vor ein CPLD nehmen...
Ich würde DAS CPLD nehemn welches er eh schon benutzt.

Tetraman schrieb:
> Ziel der gesamten Aufgabe, die ich bewältigen muss: Ein Demoboard für
> den Boundary-Scan zu schaffen. Dabei soll ein CPLD XC9572XL PC44 und ein

Nur das Teilen durch 10 würd ich durch Teilen durch 2/4/8/16... 
ersetzen.

Das Teilen durch 10 ist für den CPLD kein Ding, da der CPLD auf die 
Flanken des Signales Reagiert und die für den entsprechenden "Teiler" 
quasi nur hochzählen brauch und dann in Abhänigkeit von dem Wert einen 
Pin auf High oder Low setzen.

Stefan Kunz schrieb:
> Das Teilen durch 10 ist für den CPLD kein Ding, da der CPLD auf die
> Flanken des Signales Reagiert und die für den entsprechenden "Teiler"
> quasi nur hochzählen brauch und dann in Abhänigkeit von dem Wert einen
> Pin auf High oder Low setzen.
Trozdem ist es efizienter ganzzahlige Potenzen von 2 zu teilen.

> das Teilen durch 10 würd ich durch Teilen durch 2/4/8/16... ersetzen.
Menschen denken wegen ihrer zehn Finger nun mal dekadisch...
Höchstens Schreiner und Sägewerker denken und rechnen oktal  ;-)

> Trozdem ist es efizienter ganzzahlige Potenzen von 2 zu teilen.
Aber 10kHz und der Kehrwert davon sind für Menschen einfacher zu rechnen 
als irgendwas mit 16384Hz oder 8192Hz   ;-)

Lothar Miller schrieb:
> Höchstens Schreiner und Sägewerker denken und rechnen oktal  ;-)
outsch :(

>> Trozdem ist es efizienter ganzzahlige Potenzen von 2 zu teilen.
> Aber 10kHz und der Kehrwert davon sind für Menschen einfacher zu rechnen
> als irgendwas mit 16384Hz oder 8192Hz   ;-)
Naja ich find binäres rechnen eigentlich einfacher als das dekadische :)
Aber ich benutz ja auch 19,66 Mhz Quarze anstelle von 20 Mhz :D

Tetraman schrieb:
> Ich fand die Idee von Helmut S ganz gut und habe diese versucht
> umzusetzen. Guckt bitte mal drauf, ob ich alles richtig umgesetzt habe.
>
> Muss das Signal noch anschließend verstärkt werden, also bevor es an den
> CPLD geht ?


1. Beim Teler durch 5 muss man den Ausgang CT-2 nehmen.

2. Wenn du 50% Tastverhältnis willst(eventuell gar nicht notwendig in 
deiner Anwendung), dann musst du erst durch 5 und dann durch 2 teilen.


1MHz --> /5--/2-- 100kHz -- /5--/2 -- 10kHz ----

Mach deine Leitungen zum Schalter kurz und nimm dreiadrig-Flachband 
(Masse-Signal-Masse). Dann sollte das Signal auch am CPLD noch taugen.

markus schrieb:
> ich weiss *der Beitrag ist von 2009*
Und die Lösung mit dem Tiefpass greift zu kurz. Ein Tiefpass allein 
reicht nicht zur Entprellung. Da ist mindestens noch ein Schmitttrigger 
nötig.

Und danach einfach mit UND-Gattern umzuschalten kann ganz hässliche 
Glitches mit sich bringen. Nicht umsonst braucht ein Taktumschalter im 
Taktmanager eines FPGAs wesentlich mehr Bauteile.