Gast
#1473087
Hallo, Auf meinem Entwicklungsboard ist ein Audio CODEC von Ti verbaut. Dieser soll über den LINE IN erstmal Daten einlesen können. Da er bei mir im slave Mode arbeitet , muss vom FPGA das LRCOUT und der BCLK kommen. Das LRCOUT = 1/fs bestimmt den Takt mit dem der AD Wandler arbeiten soll. LRCOUT = (1/fs) = (1/ 97,656 KHz )= 10,24µs. Der bit clk(bclk) ist 12.5MHz. Also werden 128 Bits pro Periode gesendet bzw. empfangen. Davon sind 16 Informationsbits für den Linken und 16 für den rechten. Der restlichen sind zum füllen. Das serielle Daten einlesen habe ich mir so gedacht : Wenn ich mich für den Right- justifiert Mode entscheide (Bild), dann kann ich 64 bit pro Kanal, in ein 16 Bit Register schieben. Die Füllbits „fallen vorne wieder raus“ und im Register bleiben die 16 Nutzbits. Von Dort greife ich die Bits parallel ab, während der andere Kanal gelesen wird. Das mir nicht so klar? Im Moment erzeuge ich das LRCOUT Signal selbst. Außerhalb des Protokolls gibt es das Enable Signal mit den Takt von 97.6KHz. (LRCOUT). Welches die Daten parallel weitertakten soll. Nehme ich gleich das Externe signal als LRCOUT, oder wie ich es gemacht habe .Ein internes über den Zähler generiert.und am Ausgang auf das externe syncronisiert. Ich habe keine Ahnung in welchem Format seriell gesendet wird.? Im Datenblat finde ich nichts? Schaut bitte mal den von mir geschriebenen Code an . Vielen Dank

