nMOS Inverter

abnahme der Stromstärke bei Erhöhung von V_ds hat, wenn ich V_input also das Gate des Driver Transistors konstant high lasse.

Genau das kannst du nicht, weil der "driver" seine Vds(driver) an diesem "load"-Widerstand entspechend der Vin=Vgs(driver) anpasst. Du willst mit deiner Annahme also Ursache und Wirkung vertauschen.

Tatsächlich ist hier die Ursache die Vin=Vgs(driver) und die Wirkung ist eine Vds(driver), die sich zusammen mit dem "load"-Widerstand einstellt.

Ok, also ich stelle an V_in ein high an und V_ds(driver) reagiert darauf. Warum V_ds so reagiert, verstehe ich aber warum stellt sich der Widerstand beim load Transistor ein?

InterestedStudent M. schrieb:

aber warum stellt sich der Widerstand beim load Transistor ein?

Bei Erhöhung der Vds=Vout nimmt die Vgs des Load-FET (Fig. 4.3) ab und damit dessen Id. Die Differenz Vdd-VHa ist die Schwellspannung Vgsth des Load-FET.

Wenn ich V_input auf high stelle und als Reaktion bekomme, dass V_ds des drivers ansteigt und damit auch die Stromstärke durch diesen Transistor, habe ich theoretisch einen Stromfluss von V_dd zu V_ss. V_out müsste dann eigentlich auf low gehen. Stattdessen fängt der load Transistor an zu sperren/ es stellt sich ein Widerstand beim load Transistor ein. Irgendwas scheine ich hier nicht richtig zu verstehen.

InterestedStudent M. schrieb:

warum stellt sich der Widerstand beim load Transistor ein?

Weil man CMOS-Widerstände nur schlecht integrieren kann, wurde der load Transistor einfach nur so gefertigt, dass er sich (annähernd) wie ein Widerstand (rot) verhält.

Das sind dann z.B. die berühmten schaltbaren "Pullup" und "Pulldown" in Mikrocontrollern.

Das verstehe ich soweit aber warum fängt er denn an sich wie ein Widerstand zu verhalten, nur weil ich V_input auf high stelle? V_ds des drivers steigt an, weil ich mit einer Erhöhung von V_gs(V_input) das Inversion layer vergrößer und damit den Widerstand durch den Kanal verringere und mehr Strom durchfließen kann aber warum fängt der load Transistor an, sich wie ein Widerstand zu verhalten? Was passiert dort ?

Vielen Dank für die Antworten!

InterestedStudent M. schrieb:

Wenn ich V_input auf high stelle und als Reaktion bekomme, dass V_ds des drivers ansteigt und damit auch die Stromstärke durch diesen Transistor, habe ich theoretisch einen Stromfluss von V_dd zu V_ss. V_out müsste dann eigentlich auf low gehen. Stattdessen fängt der load Transistor an zu sperren/ es stellt sich ein Widerstand beim load Transistor ein.

In Fig 4.2 sind die Ids-Kennlinien von Driver (oben) und Load (die unteren 4) gezeigt. Diese gelten jeweils für den Fall, das die Ausgangsspannung Vout durch eine externe Quelle erzwungen wird. Für die Anordnung nach Fig. 4.3 ohne eine solche Quelle ergibt sich dann der Arbeitspunkt VLa am Ausgang.

Wenn eine (nicht eingezeichnete, äußere) Last einen Strom in den Ausgang einspeist oder rauszieht, bewegt man sich auf den Vds/Ids-Linien der jeweiligen Transistoren.

Mir stellt sich weiterhin die Frage, warum der load transistor anfängt sich wie ein Widerstand zu verhalten, nur weil ich V_input auf high stelle? Ich verstehe, dass V_ds des drivers ansteigt, weil ich mit einer Erhöhung von V_gs(V_input) das Inversion layer vergrößer und damit den Widerstand durch den Kanal verringere und mehr Strom durchfließen kann aber warum fängt der load Transistor an, sich wie ein Widerstand zu verhalten? Was passiert dort ?

Jetzt ist alles durcheinander.

Wenn die Eingangsspannung des Inverters auf Vin=Vdd geht, dann wird die Drain-Source-Strecke des Driver-Fet niederohmig, er zieht also Vout herunter. Dadurch sinkt seine Vds ab. Gleichzeitig steigt dabei Vds und Ids des Load-Fet an (Kurve a). Es stellt sich ein Gleichgewicht bei Ids(driver)=Ids(load) und Vout=VLa ein.

Dieses Gleichgewicht kann jetzt durch eine äußere Last an Vout verändert werden. Es stellen sich dann entsprechend andere Gleichgewichtszustände ein.

InterestedStudent M. schrieb:

warum der load transistor anfängt sich wie ein Widerstand zu verhalten, nur weil ich V_input auf high stelle?

Weil er so gefertigt wurde. Wenn Vdd da ist, dann leitet der load Mosfet ja eigentlich immer (sobald seine Ugsth überschritten wurde). Er leitet umso besser, je kleiner Vout wird und somit seine Ugs ansteigt (deshalb "hängt" diese "Widerstands"-Kennlinie nach unten durch). Aber er leitet eben insgesamt nur schlecht, weil er extra auf einen hochohmigen Bahnwiderstand getrimmt wurde.

Ok, wir bewegen uns also bei den Kurven von Rechts nach Links ? Wir setzen V_in = V_dd. V_ds wird niederohmig und pfeift erstmal Strom durch. I_ds der driver characteristic kurve ist auf ein Maximum(ganz rechts im Sättigungsbereich). Nun nimmt die V_ds des drivers leicht ab und gleichzeitig steigt der Strom, der durch den load Transistor geht, da nun V_dd nach V_ss fließt. Dies passiert so lange, bis sie in ein Gleichgewicht I_ds_d = I_ds_l gehen. Beim Gleichgewicht hat der driver Transistor dann den Strom komplett vom Output gezogen. Du schreibst jetzt noch, dass sich das V_ds des load Transistors gleichzeitig mit der Abnahme des V_ds des driver Transistors erhöht, richtig? Ist dies in der Abbildung nicht eingezeichnet? Denn wenn ich mir kurve a) anschaue, dann nimmt die Spannung(V_ds oder V_out?) hier ja mit der Erhöhung der Stromstärke ab oder betrachten wir bei Kurve a) die Ausgangsspannung des kompletten Inverters ?

InterestedStudent M. schrieb:

Du schreibst jetzt noch, dass sich das V_ds des load Transistors gleichzeitig mit der Abnahme des V_ds des driver Transistors erhöht, richtig?

Ja, das muss so sein, weil die Summe der beiden Vds ja immer Vdd ist und die ist konstant.

Ist dies in der Abbildung nicht eingezeichnet?

Doch. Es gibt 2 Arten, einen Widerstand mit 1k in ein Diagramm einzuzeichnen: wenn der 1k Widerstand eine Last ist, dann sieht er so aus:

1

    |

2

5mA |     /               

3

    |    /             

4

    |   /              

5

    |  /                

6

    | /                  

7

    +-------

8

   0      5V

Mit steigender Spannung steigt der Strom.

Wenn der 1k Widerstand ein Serienwiderstand einer Quelle ist, dann sieht das Diagramm so aus:

1

    |

2

5mA |\                 

3

    | \              

4

    |  \              

5

    |   \               

6

    |    \               

7

    +-------

8

   0      5V

Je mehr Strom fließt, umso weniger bleibt von den 5V übrig.

Und wenn man beide übereinander legt, dann kommt man zum Arbeitspunkt dort, wo sich die beiden KL schneiden, in der Mitte bei 2,5V und 2,5mA:

1

    |

2

5mA |\    /               

3

    | \  /             

4

    |  \/              

5

    |  /\               

6

    | /  \               

7

    +-------

8

   0      5V

Und jetzt überlegst du einfach, wie du das mit den etwas "krummeren" Kennlinien der Mosfets abbilden könntest und schon hast du ein Dejavue:

1

    |

2

5mA |\      ----               

3

    | \  --             

4

    |  \-               

5

    |  /\               

6

    | /  \               

7

    +-------

8

   0      5V

Das verstehe ich soweit alles. Kann es sein, dass die Spannung der load linien a)-d), Voutput des kompletten Inverters jeweils sind und nicht die drain source Spannung des load Transistors? Weil ich sonst graphisch nicht sehen kann, wo sich das V_ds des load Transistors gleichzeitig mit der Abnahme des V_ds des driver Transistors erhöht.

InterestedStudent M. schrieb:

Kann es sein, dass die Spannung der load linien a)-d), Voutput des kompletten Inverters jeweils sind und nicht die drain source Spannung des load Transistors?

Nein. Die Kurven sind jeweils nur für den Driver-Fet und die Load einzeln (siehe 19.02., 15:32h). Das sieht man schon daran, daß beim kompletten Inverter immer Ids(Driver)=Ids(Load) gelten muss und das ist nur am Punkt VLa, VLb, ... der Fall.