Abblockkondensatoren spielen eine elementare Rolle im Schaltungsdesign, besonders bei zunehmenden Taktraten. Empfehlungen und Faustregeln für die Auslegung gibt es viele, oft basierend auf Erfahrungs- und Schätzwerten. Doch worauf kommt es wirklich an und welches Vorgehen bei Auswahl und Layout hat erwiesenermaßen Vorteile?
Grundlagen
Um die Zuverlässigkeit von Schaltungen zu gewährleisten, ist vor allem eine stabile Spannungsversorgung notwendig.
Dies erfordert zunächst ein Netzteil mit ausreichend genauer und stabiler Regelung. Bei höheren Taktraten wirken sich aber auch die Zuleitungen negativ auf die Stabilität der Versorgung aus. Leitungen auf der Platine wirken sowohl resistiv als auch induktiv und verursachen so besonders bei einem schnell ansteigenden Strom einen nicht unerheblichen Spannungsabfall. Dies ist etwa bei digitalen Schaltungen der Fall, wenn mehrere Gatter mit hohen Anstiegszeiten umgeschaltet werden. So kann es direkt nach dem Schaltvorgang zu einem Einbruch der Versorgungsspannung und damit zur Fehlfunktion oder Abstürzen kommen. Um dies zu verhindern, hat sich die Verwendung von Stützkondensatoren direkt an den betroffenen Stellen der Schaltung etabliert. Diese liefern zum Schaltzeitpunkt die kurzzeitig benötigte Energie und laden sich im Verlauf bis zum nächsten Taktzyklus wieder auf, dadurch werden starke Einbrüche unterbunden.
Benötigte Kapazitätswerte
Eine erste Abschätzung der notwendigen Kapazität lässt sich anhand des kurzzeitig benötigten Strombedarfs ermitteln. Oft findet man hierzu Näherungsformeln der Form;
Hier entspricht Δt der Zeitdauer des Stromflusses und ΔU dem maximal zulässigen Spannungseinbruch an der Stelle des Kondensators.
An dieser Stelle ist man versucht, die Überlegungen abzuschließen. Reale Kondensatoren zeigen in der Praxis jedoch nicht nur das gewünschte Verhalten. So weisen Kondensatoren neben ihrer Kapazität auch einen Serienwiderstand und eine Serieninduktivität auf. Das vereinfachte Ersatzschaltbild eines Kondensators entspricht damit also dem eines Serienschwingkreises, dementsprechend zeigt sich ein Anstieg der Impedanz bei hohen Frequenzen.
Eine bessere Möglichkeit der Dimensionierung bietet daher die Betrachtung des Versorgungsnetzwerkes im Frequenzbereich. So lässt sich das Verhalten der Schaltung gut für eine Vielzahl von Szenarien abschätzen. Das Designziel für eine Versorgung mit möglichst geringen Spannungseinbrüchen ist dabei eine möglichst niedrige Impedanz über den relevanten Frequenzbereich. Bei niedrigen Frequenzen ist dies durch die Spannungsquelle bereits gegeben, die Zuleitungen wirken sich hier nur gering aus. Bei höheren Frequenzen muss die niedrige Impedanz durch das Hinzufügen von Kondensatoren erreicht werden. Dabei ist anzumerken, dass eine Platine mit Masse- und Versorgungsflächen bereits kapazitives Verhalten über einen weiten Frequenzbereich aufweist. Beispielhaft ergibt sich für eine FR4-Platine im halben Eurokarten-Format mit einem Lagenabstand von 0,25mm eine Kapazität von 1,3nF. Bei hohen Frequenzen kommt es aufgrund der Geometrie allerdings auch hier zu Resonanzen:
Kombination mehrerer Kondensatoren
Die störende Induktivität eines Keramikkondensators wird maßgeblich von der verwendeten Bauform und den Zuleitungen beeinflusst. Ein Kondensator der Bauform 0201 wird eine deutlich niedrigere Induktivität als ein Kondensator im 0805 Gehäuse aufweisen, dafür sind die verfügbaren Kapazitätswerte stark begrenzt.
In der Praxis hat es sich daher etabliert, mehrere Kondensatoren zu kombinieren. Direkt an den ICs findet man oft Kondensatoren mit geringer Kapazität, parallel geschaltet zu größeren Kapazitätswerten in größeren Gehäusen. Die kleineren Kondensatoren bieten bei höheren Frequenzen noch das gewünschte Verhalten, große Kapazitätswerte sollen dann genügend Reserven bieten, um den benötigten Strom über eine größere Zeitspanne überbrücken zu können – soweit die oft herangeführte Überlegung. Diese Kombination ruft jedoch Antiresonanzen hervor, also Frequenzstellen, bei denen die Impedanz stark ansteigt. Dies stellt somit genau das Gegenteil des gewünschten Verhaltens dar. Hervorgerufen werden die Antiresonanzen durch die Kombination von Kondensatoren die bei der gegebenen Frequenz bereits induktiv wirken mit solchen, die sich noch im kapazitiven Bereich befinden. Pro zusätzlicher Kondensatorvariante ist also eine weitere Antiresonanz zu erwarten.
In einer 2015 erschienenen Veröffentlichung wird daher die Kombination von mehreren gleichen Kondensatoren als Alternative untersucht und empfohlen[1]. Wie anhand der folgenden Abbildung erkennbar ist, senkt dies die Gesamtinduktivität gegenüber der eines einzelnen Kondensators, ohne dabei zusätzliche Antiresonanzen zu verursachen. Ebenso wird in dem Beispiel die gleiche Gesamtkapazität erreicht.
Die in dem Beispiel verbleibende Antiresonanz wird durch das Impedanzverhalten der Leiterplatte in Kombination mit den hinzugefügten Kondensatoren verursacht und lässt sich kaum vermeiden.
Anzahl der Kondensatoren
Trotz Untersuchungen zu dem Thema lässt sich leider keine einfache Regel für die Anzahl der zu verwendenden Kondensatoren nennen. Als absolutes Minimum sollte jedoch ein Kondensator pro IC verwendet werden. Durch das Hinzufügen weiterer Kondensatoren kann die Induktivität, wie oben gezeigt, verringert werden. Dadurch ist es möglich, die Induktivität einem Minimalwert anzunähern. Ab einer gewissen Anzahl verringert sich die Impedanz also kaum noch mit zusätzlichen Kondensatoren. Wie schnell der Konvergenzwert angestrebt wird, ist dabei vor allem vom Layout abhängig[2].
Layout
Beim Layout ist darauf zu achten, dass die Kondensatoren mit möglichst kleiner Impedanz angeschlossen werden. Die Zuleitungen sollten also sehr kurz gehalten, die Kondensatoren somit nahe an das entsprechende IC gesetzt werden. Breite Leitungen sind zu bevorzugen. Bei eventuell benötigten Durchkontaktierungen sollte ebenfalls auf eine möglichst geringe Induktivität derselben geachtet werden. Hier spielt die Platzierung einzelner Durchkontaktierungen aufgrund der induktiven Kopplung zwischen benachbarten Vias eine nicht zu vernachlässigende Rolle[3]. Durchkontaktierungen, bei denen der Strom in die gleiche Richtung fließt, sollten dabei einen möglichst hohen Abstand zueinander aufweisen. Bei Stromfluss in entgegengesetzter Richtung ist ein geringer Abstand von Vorteil.
Die ersten drei Layoutvarianten im obigen Beispiel zeigen dabei eine schrittweise Verbesserung durch eine Verkürzung der Zuleitungen in Kombination mit einem höheren Leitungsquerschnitt. Bei der vierten Variante sind die beiden Vias nebeneinander angeordnet, was dabei hilft die Induktivität der Anbindung zu senken. Das nächste Beispiel zeigt die gleiche Vorgehensweise, Vias mit gleicher Stromflussrichtung sind mit größerem Abstand angebracht, solche mit entgegengesetzter Stromrichtung nahe beieinander. Bei größeren Gehäusen lassen sich die Vias auch unter dem Kondensator anbringen, wie das letzte Beispiel zeigt.
Bei der Platzierung mehrerer Kondensatoren lassen sich die gleichen Überlegungen treffen[4]. So hat eine alternierende Ausrichtung der Kondensatoren einen hohen Abstand der Vias mit gleicher Stromflussrichtung und einen geringen Abstand von Vias mit unterschiedlicher Richtung zur Folge. Ein größerer Abstand zwischen den Kondensatoren wirkt sich weiter positiv aus. In jedem Fall sollte die Anbindung mehrerer Kondensatoren über ein Via vermieden werden.
Nichtlineares Verhalten
Erwähnt werden muss auch, dass Keramikkondensatoren ein stark nichtlineares Verhalten aufweisen. Neben den oben aufgeführten parasitären Effekten sind alle Parameter nichtlinear von angelegter Spannung, Frequenz und Temperatur abhängig. Je nach Dielektrikum ist die halbe Kapazität bei Nennspannung nicht unüblich. Dies muss beim Entwurf berücksichtigt und auf entsprechende Reserven geachtet werden. Dieses Verhalten wird von Herstellern auch oft als Grund angeführt, kein Ersatzschaltbild im Datenblatt anzugeben. Hersteller, die beispielsweise SPICE-Modelle anbieten, geben diese in Abhängigkeit von Frequenz, Temperatur und angelegter Spannung an.
Vorgehen beim Schaltungsentwurf
Das der Entwurf des Spannungsversorgungsnetzwerkes und das konkrete Vorgehen nicht immer trivial ist, zeigen obige Überlegungen und zahlreiche wissenschaftliche Veröffentlichungen zu dem Thema.
Im professionellen Umfeld lässt sich auf eine Vielzahl von Simulationsmöglichkeiten einschließlich elektromagnetischer Feldsimulation zurückgreifen, was das spätere Verhalten der Schaltung mit hoher Genauigkeit abschätzen lässt. Doch bereits einfachere Mittel wie Ltspice und Excel reichen für eine grobe Abschätzung aus, wie Linear Technology in einem Tutorial zeigt. Spezielle Programme wie etwa das PDN-Tool, das Intel als Designhilfe für die Verwendung der eigenen FPGAs anbietet, können den Entwicklungsaufwand ebenso deutlich verringern.
Unabhängig davon, welchen Aufwand man zu investieren bereit ist, sollte man sich zumindest über das Verhalten von Keramikkondensatoren und die Einflüsse durch Kombination verschiedener Kondensatoren und die Auswirkungen durch das Layout bewusst sein.
>In einer 2015 erschienenen Veröffentlichung wird daher die Kombination von>mehreren gleichen Kondensatoren als Alternative untersucht und empfohlen
Statt also einem 100n Keramik und 1µF Elko ist es besser 11x 100 nF
Keramik parallel zur Stromversorgung zu schalten, hab ich das richtig
verstanden?
Nein. Nur wenn mehrere Keramikkondensatoren parallel, dann besser die
gleichen Typen und Werte. Größere Kondensatoren mit höherem ESR wie
Aluelkos, Tantals, Polymer etc. wirken sich dämpfend auf die
entstehenden Resonanzfrequenzen aus. Eigentlich müsste man für die Power
Netze MLCC mit hohem Serienwiderstand (breitbandig) im Bereich einiger
Ohm bauen, um die Serienresonanzen zu bedämpfen.
Christian K. schrieb:> Eigentlich müsste man für die Power Netze MLCC mit hohem Serienwiderstand> (breitbandig) im Bereich einiger Ohm bauen, um die Serienresonanzen zu> bedämpfen.
Dann würden sie aber nicht mehr funktionieren, weil sie den Strom für
die Umschaltvorgänge im IC nicht mehr zur Verfügung stellen könnten.
Denn dafür sind diese Kondensatoren da: den Strom zu liefern für die
internen Umschaltvorgänge des ICs, die sich pro Taktzyklus abspielen und
extrem steilflankigen Stromfluss nach sich ziehen.
> MLCC mit hohem Serienwiderstand
Und was ist an den "Antiresonanzen" schlimmer als an realen
Serienwiderständen?
Wenn so eine "Antiresonanz" die Impedanz bei einer einzigen Frequenz
(oder einigen wenigen) z.B. auf 10 Ohm anhebt, dann ist das doch immer
noch besser, als wenn die gesamte Versorgung über den gesamten
Frequenzbereich einen Innenwiderstand von 10 Ohm hätte...
Im Frequenzbereich betrachtet sollte diese "Antiresonanzfrequenz"
letztlich nur nicht gerade auf der Taktfrequenz/Störfrequenz oder einer
der Oberwellen liegen.
Christoph B. schrieb:> Als absolutes Minimum sollte jedoch ein Kondensator pro IC verwendet> werden.
Sollte das heißen "1 Blockkondensator pro Vcc/GND Anschlusspaar"?
Denn heutige ICs sind so designt, dass Vcc und GND meist beieinander
liegen, um die Entkopplung einfacher zu machen.
> Direkt an den ICs findet man oft Kondensatoren mit geringer Kapazität,> parallel geschaltet zu größeren Kapazitätswerten in größeren Gehäusen.
Direkt an den ICs kommen kleine (0402, je kleiner um so besser, die
Kapazität selber ist da nachrangig) Kondensatoren.
Und irgendwo in der Nähe sitzt noch ein größerer Elko, der den
längerfristigen Strombedarf puffert.
Christian K. schrieb:> Nur wenn mehrere Keramikkondensatoren parallel, dann besser die gleichen> Typen und Werte.
Warum eigentlich mehrere gleiche Kondensatoren parallel? Dadurch
verschlechtert sich garantiert die Wirkung, weil bestenfalls einer davon
optimal angekoppelt ist.
Christoph B. schrieb:> Quellen und weiterführende Informationen: ...
Schade, dass man diese Informationen ohne kostenpflichtige Anmeldung
nicht einsehen kann.
Eines zum drüber Nachdenken:
Man muss bei solchen Untersuchungen immer im Hinterkopf behalten, dass
sie oft von Anfängern gemacht werden, die auch mal genau das
"herausforschen", was sie oder ihre Professoren gern sehen wollen...
>mehrere Gatter mit hohen Anstiegszeiten umgeschaltet werden.
Meintest Du nicht "hohen du/dt" oder "kurzen Anstiegszeiten"?
Man könnte noch erwähnen, dass der uC-Pin nur (und wirklich NUR!) den
Kondi "sehen" darf:
https://i.stack.imgur.com/5soF5.png
Der Artikel ist sicher nicht falsch, aber ich finde den auf der einen
Seite noch etwas dünn, auf der anderen Seite etwas Praxis-fremd.
Was hilft es wenn man das sowieso nicht genauer untersuchen kann?
Weder der Strom noch das Delta-T lässt sich einfach mal so bestimmen,
bei der einfachen Betrachtung wohlgemerkt.
Impedanz der Leiterplatte? ESR? Parasitäre Induktivität?
Gibt es, ja, die zu bestimmen ist noch was anderes.
Dazu zeigen die Grafiken im wesentlichen, dass unterhalb von 100MHz mit
weniger Problemen zu rechnen ist.
Also weiter wie immer, "Design Considerations" vom Hersteller beachten,
ansonsten an jeden VCC 100nF (und zwar Versorgung-Kondensator-IC und
nicht etwa Kondensator-IC-Versorgung).
Die richtigen Probleme gehen los wenn man anfängt xx MHz über die
Platine zu routen.
Das dürfte nur die wenigsten hier wirklich betreffen.
Wie viele bauen denn hier Boards in der Raspberry-Pi Klasse?
Was sich so "Mikro"-Controller nennt ist die letzten Jahre zwar immer
schneller geworden, funktioniert im wesentlichen aber immer noch genau
wie vorher, da der wesentliche Teil der Aktion in dem Controller statt
findet.
Wenn in der Layout-Checklist vom Hersteller drin steht das an dem und
dem VCC Anschluss neuerdings zwei Kondensatoren anzuschliessen sind,
dann macht man das eben so.
>> Eigentlich müsste man für die Power Netze MLCC mit hohem Serienwiderstand>> (breitbandig) im Bereich einiger Ohm bauen, um die Serienresonanzen zu>> bedämpfen.>Dann würden sie aber nicht mehr funktionieren, weil sie den Strom für>die Umschaltvorgänge im IC nicht mehr zur Verfügung stellen könnten.>Denn dafür sind diese Kondensatoren da: den Strom zu liefern für die>internen Umschaltvorgänge des ICs, die sich pro Taktzyklus abspielen und>extrem steilflankigen Stromfluss nach sich ziehen.
Die Kondensatoren bilden mit der angeschlossenen Power plane einen
Resonanzkreis. Die Umschaltflanken von Logic haben heute Bandbreiten im
GHz Bereich, Schaltregler etwa um 500MHz. Ob man will oder nicht,
digitale und typische Schaltreglerdesigns sind heute Mikrowellendesigns.
Eine "Schaltflanke" ist ein breitbandiger Step- bzw. Diracimpuls. Er
regt jede Resonanz an. Wenns bei 10 Ohm Resonanzwiderstand bleibt, wäre
es prima und alle sind zufrieden.
Ist aber leider nicht so. Jede Fläche und jede Leiterbahn der Platine
ist eine Stripline, bzw. Antennenstruktur, die sehr hochohmige Stellen
hat und Impedanztransformation betreibt. Es sei denn, beide Enden sind
perfekt mit dem Wellenwiderstand abgeschlossen. Bei breitbandigen
Datenleitungen, wie Busleitungen auf PC boards, USB, LVDS etc. ein muß.
Jetzt rechne mal den Wellenwiderstand einer typischen Power Plane oder
sonstigen typische Vcc Leiterbahnstruktur. Es wird typischerweise etwas
im einstelligen Ohm Bereich herauskommen. Es gibt jede Menge kostenloser
Rechner für PCB Microstrips und Striplines im Web. Einfach mal ein paar
typische Werte eingeben.
Zum Parallelschaltung von Kondensatoren: Oft reicht die Kapazität eines
einzigen MLCC in kleiner Bauform nicht hin. Öffne mal einen neueren
Intel Prozessor und zähl die parallel geschalteten MLCC. Oder schau dir
aktuelle Hochleistungsmotherboards unter dem Prozessorsockel an.
Messen kann man die Stromverteilung auf den Abblockkondensatoren gut und
recht breitbandig (GHz Bereich) z.B. mit einer Langer Magnetfeldsonde
und einem Spektrumanalyzer oder breitbandigem Scope. Bei
parallelgeschalteten MLCC sieht man sehr deutlich, wie sich das Spektrum
der von den Blockkondensatoren gelieferten Ström in Richtung niedrigere
Frequenzen verschiebt, je weiter der einzelne Kondensator weg ist.
Mit freundlichen Grüßen
Christian
daVinciClaude schrieb:> Meintest Du nicht "hohen du/dt"
Es ist das di/td, das die Probleme macht: zum Umladen der internen
Kapazitäten muss Strom bereitgestellt werden.
@Christian Kück (chris111)
>GHz Bereich, Schaltregler etwa um 500MHz. Ob man will oder nicht,>digitale und typische Schaltreglerdesigns sind heute Mikrowellendesigns.
Laß das mal nicht die echten Mikrowellenleute hören, die lachen dich aus
;-)
>Zum Parallelschaltung von Kondensatoren: Oft reicht die Kapazität eines>einzigen MLCC in kleiner Bauform nicht hin. Öffne mal einen neueren>Intel Prozessor und zähl die parallel geschalteten MLCC. Oder schau dir>aktuelle Hochleistungsmotherboards unter dem Prozessorsockel an.
Das war auch schon vor 20 Jahren so!
>Messen kann man die Stromverteilung auf den Abblockkondensatoren gut und>recht breitbandig (GHz Bereich) z.B. mit einer Langer Magnetfeldsonde>und einem Spektrumanalyzer oder breitbandigem Scope.
Naja. Man kann grob schätzen, denn die feldmäßige Interaktion ist
deutlich komplexer.
Falk B. schrieb:> Naja. Man kann grob schätzen, denn die feldmäßige Interaktion ist> deutlich komplexer.
Dann mal Butter bei die Fische. Wie sieht das magnetische Feld um einen
MLCC Kondensator aus?
Ich habe z.B. eine recht genaue Vorstellung dazu.
Christian K. schrieb:> Eine "Schaltflanke" ist ein breitbandiger Step- bzw. Diracimpuls.> Er regt jede Resonanz an.
Um mal in einem realen Design zu bleiben: deshalb ist es erstrebenswert,
diese Schaltflanke, bzw. diesen Impuls gar nicht auf die Leiterplatte zu
bekommen und direkt am IC abzublocken.
Christian K. schrieb:> Oder schau dir aktuelle Hochleistungsmotherboards unter dem> Prozessorsockel an.
Solche Designs machen aber die wenigsten. Und Blockkondensatoren sind
eben nicht nur dort wichtig.
Christoph B. schrieb:> Vorgehen beim Schaltungsentwurf
Dieser Abschnitt ist m.E. der Schlüsselabschnitt und kommt ein wenig zu
kurz: abgesehen davon, dass man sein Design simulieren sollte (was bei
einem zu 99% üblichen µC Design aus Kostengründen sowieso flachfällt)
steht da nichts handgreifliches drin.
Interessant wäre jetzt ein alltägliches Beispiel, das nicht auf einer
hochtechnologisierten Leiterplatte mit mindestens 6 Lagen aufbaut,
sondern eines, das die Anwendung auf einer 2- (oder auch 4-) lagigen
Platine darstellt und darauf hinweist, was genau dort zu beachten ist.
> Im professionellen Umfeld lässt sich auf eine Vielzahl von> Simulationsmöglichkeiten einschließlich elektromagnetischer> Feldsimulation zurückgreifen, was das spätere Verhalten der Schaltung> mit hoher Genauigkeit abschätzen lässt.
Ich kenne es übrigens gern andersrum: das Simulationsmodell wird so
lange angepasst, bis es der Realität entspricht. Und dann geht man von
dort aus mit kleinen Schritten weiter in Richtung "lokales Optimum".
Rudolph R. schrieb:> Wenn in der Layout-Checklist vom Hersteller drin steht das an dem und> dem VCC Anschluss neuerdings zwei Kondensatoren anzuschliessen sind,> dann macht man das eben so.
Das sollte man dann aber auch mal hinterfragen. Denn da steht dann oft,
dass man an ein BGA für jeden Versorgungspin einen Kondensator
anschließen soll, und hinterher findet man die Dinger als hübschen
"Kondensatorblock" etwas abseits im Rudel neben dem IC. Das war dann
nicht der Sinn der Übung "jedes Versorgungspärchen muss abgeblockt
werden".
Ich mache nach Fertigstellung der Prototypen auch die "Gegenprobe": die
Blockkondensatoren werden einer nach dem andere heruntergerupft und die
Auswirkungen gemessen und beobachtet.
So richtig beruhigend ist es, wenn die Leiterkarte dann ganz ohne
Blockkondensatoren über den gesamten Temperaturbereich fehlerfrei
durchläuft und man nur noch messtechnisch die Notwendigkeit der
Blockkondensatoren nachweisen kann...
@ Christian Kück (chris111)
>> Naja. Man kann grob schätzen, denn die feldmäßige Interaktion ist>> deutlich komplexer.>Dann mal Butter bei die Fische. Wie sieht das magnetische Feld um einen>MLCC Kondensator aus?
Keine Ahnung.
>Ich habe z.B. eine recht genaue Vorstellung dazu.
Mag sein. Aber ob die was mit der Realität zu tun hat, ist eine ganz
andere Frage ;-)
Evtl. besser so ausgedrueckt wenn man wie heute üblich Masseflächen
verwendet wirds bei höheren Freq., auch deutlich schon unter 1MHz,
wesentlich komplizierter als wenn die Bausteine direkt an
Versorgsleitungen angebunden sind. Da Die Ströme nicht unbedingt dort
fließen wo man sie vermutet.
---
Ob man das nun unbedingt wissen muss? Im Rahmen eines
"GRundlagenartikel" verdient das warum und wieso schon seinen Platz.
just my 2μF
Hallo zusammen
Ich habe mal den ESR und die Impedanz von
* 10uF 0805
* 100nF 0402
* 1nF 0402
in einem Plot verglichen.
Mein Fazit:
10uF ist mein Favorit.
Hier ist der ESR bis 1,5GHz am Niedrigsten. Der MLCC kann am meisten
Strom liefern.
Habe ich jetzt irgendeinen Denkfehler?
Viele Grüße
Entwickler
Entwickler schrieb:> Habe ich jetzt irgendeinen Denkfehler?
Du sagst nicht, wo die Taktfrequenz ist. Bei 25MHz würde ich z.B. den
100nF Kondensator nehmen. Und hätte doppelt gespart: am Platz und am
Preis...
> Habe ich jetzt irgendeinen Denkfehler?
Du vergisst die Platine.
Und du darfst natürlich nicht (nur) den ESR ansehen, es gilt die
Impedanz...
Hallo Lothar
In dem Artikel ging es doch um das Parallelschalten von Kapazitäten um
breitbandig gut zu entkoppeln.
Meine Anwendung wäre beispielsweise ein MIPI-Interface.
Taktrate einige 100MHz.
Allerdings habe ich auf der Rail noch einen weiteren Verbraucher der im
kHz-takt Strom zieht.
--> Dachte also: lieber viel Kapazität um den kHz-Bereich gut zu
entkoppeln.
Wegen Platz sparen:
Mehrere 0402er Komponenten benötigen mindestend genau so viel Platz wie
ein 0805er. Und dann habe ich noch höhere Bestückungskosten (wobei ich
nicht weiß wie hoch diese sind und die Mehrkosten wieder reinholen)
Du vergisst die Platine.
--> Was meinst Du damit genau. Ich habe schon ein mehrlagiges System mit
eigener Powerplane und GND-Plane. Aber das sind nur ein paar pF.
Wegen der Impedanz:
Der 100nF ist nur im Bereich von 20MHz bis 50MHz bis zu 40mOhm geringer.
Ich weiß nicht ob es das letzte Vitzelchen ausmacht. Wenn das Design so
kritisch ist dann ist es eigentlich zu schwach ausgelegt.
Viele Grüße
Entwickler
Ich kenne einen Layouter der verzichtet komplett auf 100nF
Abblockkondensatoren bei High-Speed DDR3 Designs.
Stattdessen dient der Lagenaufbau mit extrem dünnen Prepregs als
Flächenkapazität und dann werden nach der Simulation der Impedanz dieser
Flächen noch ein paar größere Bulkkondensatoren platziert und das wars!
Dieses Vorgehen hatte auch einen Namen und es gibt da einen Experten der
dazu ein paar Untersuchungen gemacht hat.
Weiß jemand mehr? Ich habe den Namen vergessen.
Lothar M. schrieb:> Und du darfst natürlich nicht (nur) den ESR ansehen, es gilt die> Impedanz...
Der Ordinate ist mit z beschriftet. Das steht normalerweise für
Impedanz, nicht für ESR. Von daher ist diese Gegenüberstellung durchaus
aufschlussreich.
Tommy schrieb:> Ich kenne einen Layouter der verzichtet komplett auf 100nF> Abblockkondensatoren bei High-Speed DDR3 Designs.
Eine ähnliche Geschichte habe ich auch mal aufgeschnappt. Da wurde mit
genau dieser Technik das Design eines Graphikchips soweit verbessert,
dass eine deutlich wahrnembare Verbesserung der Grafik gegenüber dem
Referenzdesign des Herstellers erreicht wurde. Der Hersteller hat das
dann wohl abgekauft und vermarktet, die Kunden bekamen Wind davon, es
hat einen Rechtsstreit gegeben - so die üblichen Geschichten halt.
Mark S. schrieb:> Der Ordinate ist mit z beschriftet.
Ich sehe |Z| und R (=ESR), beide in [ohm].
In den Diagrammen ist dann der ESR und die Impedanz zu finden...
Mark S. schrieb:> Eine ähnliche Geschichte habe ich auch mal aufgeschnappt.> so die üblichen Geschichten halt.
Sowas nennt sich "urban legend". Oder gibt es Quellen dazu?
Es ist in der Praxis eher so, dass für irgendeine Technik irgendwann die
Zeit einfach reif ist, und die dann aufkommt. Wer dann tatsächlich der
erste ist, ist eigentlich belanglos. Ein halbes Jahr später wäre eben
ein Anderer gekommen...
Tommy schrieb:> Dieses Vorgehen hatte auch einen Namen und es gibt da einen Experten der> dazu ein paar Untersuchungen gemacht hat.
Das ganze nennt sich "Power Integrity" und es gibt viele Experten und
viele Simulationstools. Aber sieh einfach mal dort nach:
http://www.emv.biz/downloads/fachartikel/
Was für eine großflächige Versorgungslage noch funktionieren kann, das
geht schon dann schief, wenn ich an meinem Baustein z.B. unabhängige
Versorgungsspannungen habe. Denn dann gibt es für die einzelne Spannung
keine nennenwerte Fläche mehr und ich muss das Design wieder auf
Blockkondensatoren auslegen:
http://www.techdesignforums.com/practice/technique/designing-a-pcb-for-power-integrity/
Und wie gesagt: für locker 99% der Layouts sind diese Betrachtungen
völlig irrelevant, weil es dort gar keine vernünftige Powerplane gibt
und deshalb diese Entkopplungstechnik nicht angewendet werden kann.
Tommy schrieb:> Ich kenne einen Layouter der verzichtet komplett auf 100nF> Abblockkondensatoren bei High-Speed DDR3 Designs.> Stattdessen dient der Lagenaufbau mit extrem dünnen Prepregs als> Flächenkapazität und dann werden nach der Simulation der Impedanz dieser> Flächen noch ein paar größere Bulkkondensatoren platziert und das wars!> Dieses Vorgehen hatte auch einen Namen und es gibt da einen Experten der> dazu ein paar Untersuchungen gemacht hat.> Weiß jemand mehr? Ich habe den Namen vergessen.
Nur blöd wenn durch Fertigungstoleranzen die Dicke des Prepregs und
damit die Kapazität nicht vorhersagbar ist. Bei einem MLCC weiß man in
der Regel was man bekommt.
erst lesen, dann posten schrieb:> Nur blöd wenn durch Fertigungstoleranzen die Dicke des Prepregs und> damit die Kapazität nicht vorhersagbar ist.
Das ist halb so schlimm, relevant ist nämlich da nicht die absolute
Kapazität, sondern die überaus geringe Impedanz. Die wird aber auch nur
zusammen mit teurer Fertigungstechnik mit Microvias erreicht.
@ Lothar Miller (lkmiller) (Moderator) Benutzerseite
>> Nur blöd wenn durch Fertigungstoleranzen die Dicke des Prepregs und>> damit die Kapazität nicht vorhersagbar ist.>Das ist halb so schlimm, relevant ist nämlich da nicht die absolute>Kapazität, sondern die überaus geringe Impedanz. Die wird aber auch nur>zusammen mit teurer Fertigungstechnik mit Microvias erreicht.
Kommt nach dem LED-Vorwiderstandssparwahn jetzt der
Entkoppelkondensatorsparwahn?
Falk B. schrieb:> Kommt nach dem LED-Vorwiderstandssparwahn jetzt der> Entkoppelkondensatorsparwahn?
Ich mache sie trotzdem ran... ;-)
Natürlich funktioniert diese Flächenentkopplungtechnik. Aber eben nicht
im 2- oder 4-Lagen Design, wo eine "Powerplane" aussieht wie ein
Schweizer Käse, und wo man auch aus Kostengründen nicht mit
mikroskopischen Sacklöchern und wasweißichnochalles arbeiten kann. Und
sie funktioniert "nur" für die hohen Frequenzbereiche. Für die tiefen
Frequenzen sind nach wie vor Kondensatoren nötig, die die Powerplane
lokal mit Strom versorgen.
@ Lothar Miller (lkmiller) (Moderator) Benutzerseite
>Natürlich funktioniert diese Flächenentkopplungtechnik.
Ohne zusätzliche Kondensatoren? Das wage ich zu bezweifeln. Wenn gleich
mit den heute verfügbaren, hochkapazitiven Keramikkondensatoren im uF
Bereich sich die Verhältniss etwas verschieben, bleiben die
grundlegenden Betrachtungen trotzdem die gleichen. Die paar pF, im
Extremfall nF an Flächenkapazität reichen im allgemeinen NICHT, um einen
leistungsstarken IC ausreichend zu puffern.
>sie funktioniert "nur" für die hohen Frequenzbereiche. Für die tiefen>Frequenzen sind nach wie vor Kondensatoren nötig, die die Powerplane>lokal mit Strom versorgen.
Wobei "hoch" hier eher 300MHz++ ist.
Falk B. schrieb:>> Natürlich funktioniert diese Flächenentkopplungtechnik.> Ohne zusätzliche Kondensatoren? Das wage ich zu bezweifeln.
Ich auch. Hatte ich ja geschrieben. Nur ist die Lage der
Blockkondensatoren direkt und unmittelbar am IC-Pin nicht mehr zwingend
nötig.
> Wobei "hoch" hier eher 300MHz++ ist.
Ich hatte 500MHz im Kopf, als ich diesen Satz schrieb... ;-)
@Lothar Miller (lkmiller) (Moderator) Benutzerseite
>Ich auch. Hatte ich ja geschrieben. Nur ist die Lage der>Blockkondensatoren direkt und unmittelbar am IC-Pin nicht mehr zwingend>nötig.
Ja, aber dabei ist weniger die Kapazität der Versorgungslagen dafür
verantzwortlich sondern eher die sehr niedrige Impedanz. Dadurch kann
man halt ein paar mm weiter wegrücken.
Falk B. schrieb:> Ja, aber dabei ist weniger die Kapazität der Versorgungslagen dafür> verantzwortlich sondern eher die sehr niedrige Impedanz.
So war das gemeint. Natürlich brauchen die selben ICs weiterhin den
selben Strom wie bisher mit der "traditionellen" Methode und deshalb
insgesamt die selbe Pufferkapazität.
Es geht also mitnichten um einen "Plattenkondensator", der da von den
Planes aufgespannt wird, sondern um eine geringe Induktivität dieses
Aufbaus: wegen des geringen Abstands (die Leiter sind so weit weit
auseinander, wie das Prepreg dünn ist: in paar µm) wird zwischen Hin-
und Rückstrompfad nur eine kleine Leiterschleife aufspannt, die
deshalb nur eine geringe Induktivität hat und darum niederimpedant bis
in höchste Frequenzen wirkt.
Und so spart man sich durch den höheren technischen Aufwand bei der
Leiterplattenherstellung ein paar Stunden Nachdenken und evtl. ein paar
graue Haare bei der Inbetriebnahme.
Und weiterhin gilt: diese Betrachtungen sind tatsächlich nur für ein
paar High-End-Boards mit >>6 Lagen relevant. Es ist allerdings gut, wenn
man weiß, wie es weitergeht, wenn es mal nicht mehr weiterzugehen
scheint... ;-)
Tommy schrieb:> Dieses Vorgehen hatte auch einen Namen und es gibt da einen Experten der> dazu ein paar Untersuchungen gemacht hat.> Weiß jemand mehr? Ich habe den Namen vergessen.
Nennt sich "Breitbandig entkoppelte Stromversorgungssysteme"
Und der Experte heißt Dirks: http://www.emv.bizerst lesen, dann posten schrieb:> Nur blöd wenn durch Fertigungstoleranzen die Dicke des Prepregs und> damit die Kapazität nicht vorhersagbar ist. Bei einem MLCC weiß man in> der Regel was man bekommt.
Bei 50u sind die Fertigungstoleranzen für die Funktion vernachlässigbar.
Und bei einem guten Leiterplattenhersteller weiß man in der Regel auch
was man bekommt.
Falk B. schrieb:> Die paar pF, im> Extremfall nF an Flächenkapazität reichen im allgemeinen NICHT, um einen> leistungsstarken IC ausreichend zu puffern.
Huch, danke!
Werde sofort all unseren FPGAs, CPUs, DDRs usw. (die wir in den letzten
20 Jahren so grauenhaft unterversorgt haben) sagen dass sie nicht mehr
funktionieren dürfen weil DU gesagt hast dass sie zu wenig Saft bekommen
;)
Im Ernst: schon mal in der Praxis ausprobiert?
Ausserdem...
> Kommt nach dem LED-Vorwiderstandssparwahn jetzt der> Entkoppelkondensatorsparwahn?
... was hat fachgerechtes Weglassen von in diesen Frequenzbereichen
ohnehin nicht mehr funktionalen Blockkondensatoren mit Sparwahn zu tun?
Abgesehen davon sind solche Lösungen in der Regel nicht billiger.
Aber sie funktionieren besser und vor allem zuverlässig.
Aber wie Lothar schon geschrieben hat, fängt das erst ab 6 Lagen an.
Also kein Thema das in dem hier diskutierten Grundlagenartikel angeführt
werden sollte (maximal als Fußnote).
Lothar M. schrieb:> Und so spart man sich durch den höheren technischen Aufwand bei der> Leiterplattenherstellung ein paar Stunden Nachdenken und evtl. ein paar> graue Haare bei der Inbetriebnahme.
Sowie das anschließende Geheule in der EMV-Prüfhalle und all deren
Folgeerscheinungen ... ;)
Christoph B. schrieb:> Bei größeren Gehäusen lassen sich die Vias auch unter dem Kondensator> anbringen, wie das letzte Beispiel zeigt.
Mann sollte die Vias dann aber mit Lötstopplack bedecken oder von den
Pads trennen, damit kein Lot von den Pads dahin fließt.
@ Lothar Miller (lkmiller) (Moderator) Benutzerseite
>> Mann sollte die Vias dann aber mit Lötstopplack bedecken oder von den>> Pads trennen, damit kein Lot von den Pads dahin fließt.>Oder eben gleich die Microvias nehmen und die DK in das Pad setzen...
Und wer braucht das WIRKLICH? Geschätzte 90% der Designs sicher NICHT.
Interessanter Artikel.
Ich möchte hier mal ein von mir aktuelles Beispiel einbringen, da ich
betreffend Abblockkondensatoren und deren Layout schon vieles gelesen
und gesehen habe.
Bei der Schaltung handelt es sich um mehrfachen Einsatz von
SN74LVC1G86DBVT und ähnlichen Gates mit 50-100MHz Schaltfrequenzen. Im
Datenblatt wird sogar auf 45° und abgerundete Leiterbahnen eingegangen,
aber wie man bei einem SOT-23 5Pin Gehäuse die Kondensatoren am besten
anschliess haben sie wohl vergessen.
Ich habe im Anhang rasch 4 mögliche Beschaltungen gezeichnet (4-Layer
Aufbau, hier halt SOT23-6Pin Gehäuse mit schlechtester
Speisungspin-Verteilung).
Variante 1 (U1, C1) wird wie auch oben im Artikel und diversen Büchern
als "akzeptabel" beschrieben. Variante 2 (U2, C2) hat eine tiefere
parasitäre Induktivität bei den Vias.
Wie sieht es nun aber mit einer Kombination wie in Variante 3 (U3, C3)
aus? Rein ohmisch betrachtet ist das sicher besser, aber wie sieht es
mit AC-Verhalten und EMV aus?
Bei Variante 4 wir das Gate noch zusätzlich niederinduktiv über das
zusätzliche Via am Pin auf GND verbunden. Bringt die GND Leiterbahn
unterhalb des IC in diesem Fall überhaupt noch etwas (positives,
negatives)?
Wie sieht es nun abschliessend mit Variante 5 (U5, C5) aus? Ich habe mal
gelernt, dass der Weg von den Planes über den Kondensator zu den Pins
gehen soll.
Ich hoffe mal es gibt hier erfahrene professionelle Layouter, die etwas
Licht ins Dunkle bringen können.
Besten Dank, Gruss
Patrick
Falk B. schrieb:> Geschätzte 90% der Designs sicher NICHT.
Ich hatte 99% in die Runde geworfen. Aber es schadet nicht, wenn man
weiß, was Stand der Technik ist...
Patrick B. schrieb:> Wie sieht es nun abschliessend mit Variante 5 (U5, C5) aus?
Nimm eine der 3 ersten, die unterscheiden sich nur marginal.
Patrick B. schrieb:
...
>> Ich habe im Anhang rasch 4 mögliche Beschaltungen gezeichnet (4-Layer> Aufbau, hier halt SOT23-6Pin Gehäuse mit schlechtester> Speisungspin-Verteilung).
...
> Besten Dank, Gruss> Patrick
Um es auf die Spitze zu treiben, würde ich den GND-Anschluß mit der
kürzeren Verbindung zum C anbinden. Die Leitungsinduktivität ist im
GND-Strang schädlicher als auf der VDD-Seite.
Arno
Patrick B. schrieb:> Bei Variante 4 wir das Gate noch zusätzlich niederinduktiv über das> zusätzliche Via am Pin auf GND verbunden. Bringt die GND Leiterbahn> unterhalb des IC in diesem Fall überhaupt noch etwas (positives,> negatives)?
In der Reihenfolge meiner Favoriten: 4, 3, 2, 1, 5
Unter der Annahme dass du VCC und GND-Planes hast, würde ich die
Variante 4 nehmen, ansonsten 3-1.
Und nein, die GND-Leitung bringt hier (V4) sicher keinen Vorteil, kannst
du weglassen.
Wobei du in dem Fall noch den Kondensator direkt an den VCC-Pin bringen
könntest.
Andi schrieb:> Nennt sich "Breitbandig entkoppelte Stromversorgungssysteme"> Und der Experte heißt Dirks: http://www.emv.biz
Mit der Technik haben wir schon seit Mitte der 90er Jahre komplexe
Schaltungen erfolgreich und ohne EMV-Redesigns entwickelt. Klar >> 6
Lagen, 12, 14, 16 z.B.
Das wurde zum Firmenstandard erklärt nachdem die letzten Verweigerer die
EMV-Prüfung erneut nicht bestanden hatten.
Arno H. schrieb:> Die Leitungsinduktivität ist im GND-Strang schädlicher als auf der> VDD-Seite.
Das Stichwort dazu lautet Groundbouncing: die Masse des ICs sieht eine
andere Spannung als die GND Plane hat, weil über die Leiterbahn ein paar
mV abfallen. Und der Bezugspunkt für die Schaltungsteilnehmer ist nunmal
GND...
Bei den Beispielen hier wird da aber mit höchster Wahrscheinlichkeit
noch nichts passieren.
HildeK schrieb:> Mit der Technik haben wir schon seit Mitte der 90er Jahre komplexe> Schaltungen erfolgreich und ohne EMV-Redesigns entwickelt. Klar >> 6> Lagen, 12, 14, 16 z.B.
Ditto.
Angefangen mit 120u, dann 100, 70 und jetzt mit 50u.
Mit immer besseren Ergebnissen...
> Das wurde zum Firmenstandard erklärt nachdem die letzten Verweigerer die> EMV-Prüfung erneut nicht bestanden hatten.
Es ist schon erstaunlich wie groß der Leidensdruck erst werden muss um
sich mit neuen (wobei neu relativ ist) Techniken auseinanderzusetzen.
Merken wir immer wieder bei Beratungen, wenn ein zum x-ten mal
umgebautes und immer wieder grandios gescheitertes Design nach Umstieg
auf diese Technik auf Anhieb funktioniert.
Und vor allem sind plötzlich auch ominöse Instabilitäten (meist
vermeintlichen Software-Probleme) wie vom Erdboden verschluckt.
Vorher: Kondensatoren weg? nie? das kann nicht sein! das geht nicht!
(Siehe Falks Posting ;))
Nachher: Grosse Augen und noch grösseres Schweigen ;)
Nimm Variante 4 und mach im nächsten Layer mit möglichst dünnem
Elektrikum (75um) eine GND Plane unter dem IC und den
Abblockkondensator. Das Pinout des IC ist maximal ungünstig.
@Patrick B. (p51d)
>Datenblatt wird sogar auf 45° und abgerundete Leiterbahnen eingegangen,
Totaler Nonsense!
https://www.mikrocontroller.net/articles/Wellenwiderstand#90.C2.B0_Ecken_in_Leiterbahnen>Ich hoffe mal es gibt hier erfahrene professionelle Layouter, die etwas>Licht ins Dunkle bringen können.
Das reicht keine Sekunde! Denn bei all diesen Diskussionen ist der
"Gefühlsfaktor" deutlich zu groß. Man braucht BELASTBARE Messungen. Die
sind nicht ganz trivial und auch nicht mal fix gemacht. Dann kann man
substantiell diskutieren.
Diese Diskussionen tendieren leider zu akademischen Auswüchsen, wo dann
aus jedem 08/15 Design ein Super-HF Monster gemacht wird und über jeden
Millimeter todernst philosophiert wird. Das nervt!
@Andi (Gast)
>Vorher: Kondensatoren weg? nie? das kann nicht sein! das geht nicht!>(Siehe Falks Posting ;))>Nachher: Grosse Augen und noch grösseres Schweigen ;)
Ohne auch nur ANSATZWEISE mal zu definieren, worüber wir hier WIRKLICH
reden, ist ein Kommentar sinnlos. Mein Kommentar bezog sich auf
Beitrag "Re: Im Detail betrachtet: Abblockkondensatoren"
KOMPLETT ohne Kondensatoren? Glaub ich keine Sekunde.
Mal ganz abgesehen davon, daß der LAYOUTER nicht festlegt, wieviel
Entkoppelkondensatoren verwendet werden. Das macht der
Schaltungsentwickler!
"dann werden nach der Simulation der Impedanz dieser
Flächen noch ein paar größere Bulkkondensatoren platziert und das wars!"
Diese sind wahrscheinlich ein paar hochkapazitive, keramische MLCCs. Ja,
sowas geht heutzutage. Ob es immer optimal ist, muss man im Detail
anschauen, den diese Dinger sind bisweilen nicht das, was man glaubt sie
seien.
Falk B. schrieb:> Ohne auch nur ANSATZWEISE mal zu definieren, worüber wir hier WIRKLICH> reden, ist ein Kommentar sinnlos. Mein Kommentar bezog sich auf>> Beitrag "Re: Im Detail betrachtet: Abblockkondensatoren"
Mein Kommentar und der von Andi bezog sich auf die Dirks-Variante.
Sorry, wenn das nicht deutlich wurde.
> KOMPLETT ohne Kondensatoren? Glaub ich keine Sekunde.
Nein, nicht komplett ohne Kondensatoren, sondern mit einer ausgewählten
Kombination von 3-5 Stück in X7R (wichtig: schlechte Güte, keine NP0!)
sowie einem Bulk-C (damals Tantal-C mit z.B. 220µF) und einer möglichst
quadratischen VCC/GND-Fläche mit maximal 4cm*4cm mit kleinstmöglichem
Isolationsabstand (50µ ... 100µ). Anstatt vielleicht 10, 20 oder noch
mehr 100nF-Cs.
Die einzigen Probleme, die mir dabei begegnet sind, war ein BGA mit
vollflächiger Ballbelegung. Da konnte man durch die Platine durchschauen
wegen der vielen Vias. Mit Microvias hätte es problemlos funktioniert.
Die VCC-Flächen wurden über eine kleine Drossel (1-5µH) an die
Versorgung angeschlossen.
Von einer zentralen Stelle wurde das Prinzip mit dem Netzwerkanalysator
ausführlich ausgemessen und man beschloss daraufhin, an den vier Ecken
des Quadrats noch jeweils einen 1µF anzubringen.
Die Flächen waren in der Größe deshalb begrenzt, weil so die Grenze von
rund 1Ghz erreicht werden konnte, bei größeren Flächen sinkt die
Grenzfrequenz für die Entkopplung.
Bei technischen Problemen haben die FAEs der IC-Hersteller immer zuerst
nach der Entkopplung der Versorgung gefragt. Ein Screenshot vom Oszi hat
sie dann schnell beruhigt und auf das eigentliche Problem schwenken
lassen :-).
Einen Nachteil will ich nicht verschweigen: bei mehreren
Versorgungsspannungen braucht man u.U. weitere VCC/GND-Lagen, so dass
die Lagenzahl auf jeden Fall größer (und teurer) wird als bei anderen
Verfahren.
@Andi: waren wir womöglich in der selben Firma? :-)
Patrick B. schrieb:> Im Datenblatt wird sogar auf 45° und abgerundete Leiterbahnen eingegangen
Dieser Abschnitt findet sich in jedem solchen TI-Datenblatt, egal, ob es
sinnvoll ist.
> aber wie man bei einem SOT-23 5Pin Gehäuse die Kondensatoren am besten> anschliess haben sie wohl vergessen.
Das kann man nicht einfach mit Copy+Pasta abhandeln; für Logik-Chips
spart sich TI den Aufwand. Ist wohl nicht so wichtig wie z.B. beim
SN65LVDS4 (500 Mbit) (http://www.ti.com/lit/gpn/sn65lvds4):
> 11.1.6 Decoupling> Each power or ground lead of a high-speed device should be connected to> the PCB through a low inductance path. For best results, one or more vias> are used to connect a power or ground pin to the nearby plane. Ideally,> via placement is immediately adjacent to the pin to avoid adding trace> inductance. [...]> Bypass capacitors should be placed close to VDD pins. They can be placed> conveniently near the corners or underneath the package to minimize the> loop area. [...]> The most effective bypass capacitor can be built using sandwiched layers> of power and ground at a separation of 2 to 3 mils. With a 2-mil FR4> dielectric, there is approximately 500 pF per square inch of PCB. [...]> In many cases the GND pad that is so important for heat dissipation> makes the optimal decoupling layout impossible to achieve due to> insufficient pad-to-pad spacing as shown in Figure 33(b). When this> occurs, placing the decoupling capacitor on the backside of the board> keeps the extra inductance to a minimum.
@HildeK (Gast)
>> KOMPLETT ohne Kondensatoren? Glaub ich keine Sekunde.>Nein, nicht komplett ohne Kondensatoren, sondern mit einer ausgewählten>Kombination von 3-5 Stück in X7R (wichtig: schlechte Güte, keine NP0!)
In NP0 gibt es sowieso keine großen Kapazitäten bei brauchbaren
Gehäusegrößen.
>sowie einem Bulk-C (damals Tantal-C mit z.B. 220µF) und einer möglichst>quadratischen VCC/GND-Fläche mit maximal 4cm*4cm mit kleinstmöglichem>Isolationsabstand (50µ ... 100µ). Anstatt vielleicht 10, 20 oder noch>mehr 100nF-Cs.
Das klingt schon eher sinnvoll.
>Die einzigen Probleme, die mir dabei begegnet sind, war ein BGA mit>vollflächiger Ballbelegung. Da konnte man durch die Platine durchschauen>wegen der vielen Vias. Mit Microvias hätte es problemlos funktioniert.>Die VCC-Flächen wurden über eine kleine Drossel (1-5µH) an die>Versorgung angeschlossen.
Drossel oder eher Ferritperle?
>Von einer zentralen Stelle wurde das Prinzip mit dem Netzwerkanalysator>ausführlich ausgemessen und man beschloss daraufhin, an den vier Ecken>des Quadrats noch jeweils einen 1µF anzubringen.
Hmm.
>sie dann schnell beruhigt und auf das eigentliche Problem schwenken>lassen :-).
Was war denn das eigentliche Problem?
Falk B. schrieb:> In NP0 gibt es sowieso keine großen Kapazitäten bei brauchbaren> Gehäusegrößen.
Man braucht in den Kombinationen der 3-5 Cs auch kleine Werte. Es ist
eine Abstufung, beginnend je nach VCC/GND-Flächengröße schon unter 1nF.
Da wird es leider schwierig mit X7R.
Ich hab mal ein Foto angehängt von der Entkopplung eines
68000-Prozessors (zwei Spannungen). In der Mitte die (zweimal) vier
Kondensatoren, außen die 1µF Stützen. Drosseln und Bulk waren auf der
anderen Seite.
Falk B. schrieb:> Drossel oder eher Ferritperle?
Wir haben Drosseln verwendet. Ferritperlen gehen vermutlich auch, es
soll damit erreicht werden, dass die auf der Insel entstehenden HF-Reste
nicht weiter über die Platine verteilt werden.
Falk B. schrieb:> Was war denn das eigentliche Problem?
Was hat man für Probleme, wenn irgend ein komplexer IC (meist FPGAs)
sich nicht so verhält wie erwartet? Von unzureichend dokumentierten
Einstellungen bis zu richtig fehlerhaftem Verhalten bei z.B. Engineering
Samples neuer Bausteine.
Falk B. schrieb:>>Oder eben gleich die Microvias nehmen und die DK in das Pad setzen...>> Und wer braucht das WIRKLICH? Geschätzte 90% der Designs sicher NICHT.Lothar M. schrieb:> Ich hatte 99% in die Runde geworfen. ....
Ich brauche sowas bei ca. 20% meiner PCBs und zwar u.a. aus
Platzgründen.
LP-Größe ist dabei das bekannte Doppelbriefmarkenformat.
Habt Ihr alle nicht auch Chefs, die dauernd ankommen und alles noch
kleiner, mit mehr Funktionen und dafür aber billiger haben wollen?!? :)
> ....Aber es schadet nicht, wenn man weiß, was Stand der Technik ist...
Und das sowieso! ;)
Patrick B. schrieb:> Ich habe im Anhang rasch 4 mögliche Beschaltungen gezeichnet...
Lt. eines meiner Bücher (habe ich zuhause, Titel und Verfasser weiß ich
jetzt nicht, ist englischsprachig) wäre so etwas wie Variante 3 am
günstigsten. Allerdings mit der Modifikation, dass der Kondensator unten
im Bild nahe dem GND-Pin liegt und die Leitung zum Vcc-Pin die längere
ist.
Warum?
Weil digitale ICs dadürch fehlfunktionieren, dass sie auf GND bezogene
Eingangssignale durch GND-Bouncing missinterpretieren. Daher ist es
wichtiger, GND festzutackern als Vcc.
Ich fand die Argumentation logisch.
Erfahrungsgemäß würde ich allerdings annehmnen, dass in den meisten
Fällen alle von Dir gezeigten Varianten funktionieren würden...
Edit:
Ah, hatte jemand anderes schon geschrieben. Sorry!
Arno H. schrieb:> Um es auf die Spitze zu treiben, würde ich den GND-Anschluß mit der> kürzeren Verbindung zum C anbinden. Die Leitungsinduktivität ist im> GND-Strang schädlicher als auf der VDD-Seite.
Edit2:
OK, viele andere... seufz!
@HildeK (Gast)
>Man braucht in den Kombinationen der 3-5 Cs auch kleine Werte. Es ist>eine Abstufung, beginnend je nach VCC/GND-Flächengröße schon unter 1nF.
Braucht man 1nF WIRKLICH, oder nur, damit der NEtwork Analyer einen
möglichst "glatten" Frequenzgang ausspuckt?
>68000-Prozessors (zwei Spannungen). In der Mitte die (zweimal) vier>Kondensatoren, außen die 1µF Stützen.
Welche? Die 4 großen Tantals?
Hat jemand ein öffentliches Dokument zur Platzierung und Dimensionierung
der Abblockkondensatoren und Ferrite?
Leider gibt es zu diesem Thema sehr viel Information im Internet,
welches nur auf "Erfahrung" und "Macht man halt so" beruht. Nicht selten
kommen dann auch widersprüchliche Aussagen.
Eine Suche über Google lieferte mir nur Links auf ieee.org, welche
bezahlt werden möchten, andere wissenschaftlich fundierte Artikel habe
ich nicht gefunden.
Falk B. schrieb:>>Man braucht in den Kombinationen der 3-5 Cs auch kleine Werte. Es ist>>eine Abstufung, beginnend je nach VCC/GND-Flächengröße schon unter 1nF.>> Braucht man 1nF WIRKLICH, oder nur, damit der NEtwork Analyer einen> möglichst "glatten" Frequenzgang ausspuckt?
Ziel war es, bis etwa 1GHz für die Impedanz unter 1 Ohm (soweit ich mich
erinnere) zu bleiben. Ob das in jeder Schaltung so notwendig war, haben
wir dann nicht mehr hinterfragt. Unsere 'Silent'-Arbeitsgruppe ('Silent'
nach Dirks) hatte dann später, soweit ich mich erinnere, bei 2.2n oder
4.7n den kleinsten Wert festgelegt.
Die Planes sorgten etwa oberhalb 500MHz dafür, im unteren nF-Bereich
wurde der Bereich darunter abgedeckt.
Man kann mit z.B. Kemet-Spice die Parallelschaltung von Cs simulieren,
allerdings ohne den Plane-Kondensator, der eben im oberen
Frequenzbereich entscheidend wirkte. Die Dirks-Software hatte das mit
berücksichtigt.
>>68000-Prozessors (zwei Spannungen). In der Mitte die (zweimal) vier>>Kondensatoren, außen die 1µF Stützen.>> Welche? Die 4 großen Tantals?
Ja, das Design ist 15 Jahre alt. Da waren 1µ Keramik noch so groß (und
auch teuer), dass der Fertiger sie ablehnte wegen der Crack-Gefahr.
@m.n. (Gast)
>Ganz oben im Datenblatt steht aber auch: Ceramic type NPO.
Es gibt ja auch NIE Druck und Tipfehler auf dieser Welt.
>Ohne jetzt den TK genau überprüft zu haben, nehme ich diese Cs für>Zeitgeber-Anwendungen>Beitrag "Powerbank-Wecker", wo diese Teile>sehr stabil arbeiten.
Ja und? Hast du den TK ausgemessen? Nein! Also läuft dein Wecker
wahrscheinlich bei recht konstanter Umgebungstemperatur. Und auch X7R
hat keinen riesigen TK, das ist eher Z5U & Co.
m.n. schrieb:> Was soll ich dazu sagen?
Ja, so geht's mir auch :-)
Die größten NP0, die ich auf die Schnelle gefunden haben liegen bei
- Vishay bei 8.2nF
- Würth bei 1nF
- Sumida bei 56nF
- Kemet bei 470nF (Gehäuse 2220).
Die größten bei Farnell waren Kemet im 2220 mit 220nF.
Es war sicherlich keine umfassende Recherche, es gibt auch noch mehr
Hersteller, aber an µFs in 0603 und NP0 glaube ich nicht!
Falk B. schrieb:> Ja und? Hast du den TK ausgemessen? Nein! Also läuft dein Wecker> wahrscheinlich bei recht konstanter Umgebungstemperatur.
Du bist ja ein Spaßvogel! Glaubst Du etwa, ich würde ohne Lötkolben
arbeiten?
Nur weil es Dir nicht in den Kram paßt, soll ich jetzt dem Hersteller
nachweisen, daß er ein Trottel ist?
Der Unterschied in der Schreibweise zwischen NP0, X7R und Z5U bräuchte
schon erheblich mehr als nur einen Tippfehler.
HildeK schrieb:> Es war sicherlich keine umfassende Recherche, es gibt auch noch mehr> Hersteller, aber an µFs in 0603 und NP0 glaube ich nicht!
Ich war ja auch stutzig, kann aber nichts Gegenteiliges erkennen ;-)
m.n. schrieb:> Nur weil es Dir nicht in den Kram paßt, soll ich jetzt dem Hersteller> nachweisen, daß er ein Trottel ist?>> Der Unterschied in der Schreibweise zwischen NP0, X7R und Z5U bräuchte> schon erheblich mehr als nur einen Tippfehler.
RND components nennt Distrelec, Reichelt und Nedis als Distributoren.
Distrelec hat nur 3.3nF/50V in 1206 als größten NP0.
Es ist ein Fehler im von Reichelt verlinkten Datenblatt!
Ich habe nun gesehen, dass man bei der google suche auch statt dem Link
von ieee.org rechts daneben auf einen direkten Link klicken kann.
Gefunden habe ich dieses Dokument:
http://d1.ourdev_cn/bbs_upload782111/files_52/ourdev_722945T1I3FY.pdf
Leider sagt es nicht viel über die Platzierung des Cs nebem einem IC
aus, ebenso wurden Ferrite überhaupt nicht berücksichtigt.
Wer es noch nicht kennt, scholar.google.com ist auf die Suche
wissenschaftlicher Artikel getrimmt.
mikrocontroller.net scheint keine .cn Adressen zu mögen, daher für
interessierte: ourdev_cn zu einer richtigen Adresse modifizieren.
Danke für den guten Artikel.
Ich habe danach mein letztes Platinenlayout kontrolliert und, obwohl
alles funktioniert, Designfehler gefunden.
MfG. Andreas
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