Hi liebes Forum, ein Freund hat mir dieses Forum empfohlen und meinte, dass wenn mir geholfen werden kann, dann NUR hier :) Wie in der Überschrift zu erkennen würde ich gerne wissen, wie der read protect des Xilinx XC2C128 umgangen werden kann und somit ausgelesen werden kann. Ich habe ein Board hier, worauf zwei *.jed Files beschrieben sein müssten. Diese Files würde ich gerne dumpen. Jedoch will impact nicht :) Jetzt habe ich gelesen, dass es verschiedene Möglichkeiten gibt. Von Power Attack bis Brute Force, sowei reverse engineering und einer Variante, die ich selber jedoch nicht für sehr effektiv halte. Nämlich diesen 5V betriebenen IC unter 12V setzen...naja... Meine Fragen wären folgende: 1.) Welche Methoden gibt es den read protect zu umgehen (ausser Löschen des IC, da ich an die *.jed-Dateien möchte)? 2.) Was wird benötigt an Hardware und Software? 3.) Wer hat damit bereits Erfahrung und kann mir helfen? MfG Ps.: Auf dem Xilinx was ich dumpen möchte befindet sich KEIN Urheberrechtlich geschütztes Material, bzw. Daten
Gast
#2969166
Wenn nichts mehr hilft.... http://www.break-ic.com/
Danke für den Link, aber lieber würde ich den CPLD einem Forenuser schicken zum dumpen (natürlich gegen Bezahlung), wenn Erklärungen etc. zu komplex werden/sind. MfG
Gast
#2969388
Geht nicht.
Gast
#2969389
Was ich noch sagen wollte: für Leute wie dich werden auch Schaltkreise gemacht, die man nicht einmal mehr neu beschreiben kann: Read, Write und Ersase protect.
Sicher gibts forensische Methoden, aber als Normalsterblicher hat man da keine Chance. Und der Cool Runner II wird seinen Dienst übrigens bei 5V schon quittieren, der verträgt nur 3,3V und die Core Spannung ist sogar nur 1,8V.
Also da das ein FPGA ist, kann man alles knicken :) Danke für eure Hilfe. Und zu den 5V. Bitte im Datasheet mal nachschauen. Stichwort Pin20 ;) MfG
Hä? Der XC2C128 ist ein CPLD, kein FPGA. Ähnlich, aber innen ziemlich anders aufgebaut. Und wo bitte im Datenblatt siehst du was von 5V? Der CoolRunner II hat 1,8V Core Spannung und maximal 3,3V I/O Spannung. Auf Seite 3 ganz oebn im Datenblatt stehen die absoliten Maximalspannungen und da steht 4,0V bei den I/Os und 2,0V bei VCC. http://www.xilinx.com/support/documentation/data_sheets/ds093.pdf Welches Pin 20? Du sprichst in Rätseln.
Bitteschön: http://www.abload.de/img/xc2c128pinouticedh.jpg VCCIO=Pin20 Nur mal eben zum Verständniss. Das Board welches ich hier habe wird mit 5V betrieben. An allen VCC Pins sind entweder 1,8V oder 3,3V zu messen. Also von daher stimmt das schon was du sagst. Jedoch an Pin 20 messe ich 5V... MfG
Ja, toll, bei dem gehäuse ist das gerade mal Pin 20. Lies mal auf Seite 3. Siehe Bild. Max. Ratings sind die Absoluten Grenzwerte, da geht noch nicht gleich der Chip kaputt, aber auf Dauer schon. Du hattest noch nie mit FPGA/CPLD zu tun, stimmts? ;) 5V an VCCIO? Hm, dann ist das Board kaputt oder der Designer hat totalen Murks gebaut und betreibt das CPLD weit außerhalb des Spec. Vielleicht kannst du deshalb nichts auslesen, das CPLD ist einfach totgebraten
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Max_Ratings.PNG
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Umso mehr verwundert es mich dass das Board mit 5V betrieben wird. Es wird um glitchen der XBOX360 verwendet. Hier ein Link zu dem Thread: http://www.360hacks.de/xecuter_dgx_v1_0_trinity_corona_diagramm.t45944.html Dort siehst du auch auf welchem Board es verbaut ist. Es soll ein 150MHZ Quarz sein der ein Clock Signal der XBOX360 wiedergibt. MfG
Und... was ist mit VR1 ? sicher ein LM1117-3,3 oder ähnliches :)
Und VR2 gibts auch noch, der kleine SOT23-5, womit wir die 1,8V und 3,3V hätten. Vielleicht ist das falsch angeschlossen, wenn an VCCIO 5V anliegen. Mit SIcherheit ist das Ding dann kaputt, zumindest die I/O Bank da.
Gast
#2970654
Das Board entspricht ie den XBox360-Glitchern, die es massenweise auf Eb** gibt. Ältere sind bis auf weniger IOs den XC2064-Boards schalttechnisch gleich: 5V als Versorgung, dann 2 AMS1117 (VR1?), der erste erzeugt 3.3V und der 2. (VR2?) dann 1.8 Volt. Der XC2064 ist writeprotected, kann also nicht mehr ausgelesen werden. Im Netz gibt's aber genug HDL-Beispiele. Auslesen ist also nicht erforderlich.
Gast
#2972283
@FTX81 FTX81 Hallo ! Coolrunner diverse *.Jed Files. für z.B Jasper Falcon un Co. ------------------------------------------------------------ Leider ist der VHDL Source Code nicht dabei, nur *.jed und *.xsvf Files. Ich habe den Source HDL Code noch nicht gefunden. Frage: Hat den einer ???. Ich will mir das Coolrunner Board mal als low Cost Dev-Kit zulegen. Der *.jed File ist so eine Referenz für mich. Ob das dann auch mit dem Xilinx IMPACT Tool via JTAG mit *.jed File klappen tut. --------------------------------------------------------------------- Das Pinning und Vdd ist im Jed File drin zu lesen. --------------------------------------------------------------------- Ist das auch als CPLD Dev-Kit zu gebrauchen für 11 Euro. Gruss Holger.
Gast
#2972339
Holger schrieb: > Ich will mir das Coolrunner Board mal als low Cost Dev-Kit zulegen. Wie bitte? Normalerweise hat man zu allererst ein Projekt im Kopf, für dessen Realisierung man - wenn es Sinn macht - ein CPLD oder FPGA verwenden will. Daraus wird dann eine Leiterplatte und dann eine Schaltung, für die man das CPLD oder FPGA passend programmiert. So herum also. Ein CPLD-DevKit haben zu wollen ist m.E. eine völlig verkehrte Herangehensweise. W.S.
Gast
#2972535
@W.S Hallo ich meine das doch so.. Ich wollte das billig Xilinx Coolrunner Board an den Lattice MachXo koppeln, um den MachXo Firmware Part damit koppel testen. ========================= Siehe Bild: ~cool_runner_48Mhzdev.PNG~~~~~~~~ ========================= Glitch Board Matrix Glitcher V3 Xilinx CPLD XC2C64A development board with on-board 48MHz crystal oscillator. ######################################################################## ##### Der Beitrag hier hat mich halt auf die Idee gebracht. Zwei getrennte I/O Banks mit unterschiedlichen Spg.Pegel 1.2V , 3.3V Das ist doch bei den Xilinx Coolrunnern moeglich. ?? (Made Easy hanks for the test CPLD Work) Ich sehe das halt so als CPLD low cost "Patch-Dev-Kit". Fazit: Da ist doch noch genug an (Board-Pads via CPLD Pins) frei, wo ich noch mit den selbsgebastelten Patch-Kabel anloeten kann. Halt noch auf Lochraster Adapter oder so. Und den eigenen HDL --> Jed File da im CPLD via JTAG implementiere. ------------------------------------------------------------------- Fazit: Preiswert Und für ca. 6 Euro mit @48 Mhz Oszi. fix und fertig. Core Spg. Regler drauf.... Dafür die FR4 Platine + Teile alle kaufen. und alles SMD löten tip top fehlerfrei ???. Fazit: Bekomme ich ja 10 Boards am Stück dafür, so habe ich mir das vorgestellt... Oder ist die Idee doch nicht so gut ?. JTAG Adapter sebst gemacht. https://sites.google.com/site/rghnandflasher/download Gruss Holger.
Angehängte Dateien:
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cool_runner_48Mhzdev.PNG
(930 KB)
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