Xilinxs Fehlermeldung CPLD

Wenn man sich das komplette Log ansieht, steht da sogar welche Signale 
er nicht gefunden hat hust

mfG
Markus

Das sind doch keine Fehlermeldungen. Das sind doch nur Warnungen... ;-)

Das gibt aber garantiert einen Syntaxfehler:

1

  PORT <= (others => z);

Diese Resetzuweisung ist (mal abgesehen davon, dann man keine 
kombinatorischen asynchronen Resets verwenden sollte) vermutlich nicht 
sinnvoll synthetisierbar.
Denn mal angenommen, der Reset erzwingt ein 'Z' auf den IOs. Nachdem der 
Reset dann weg ist, muss dieses 'Z' bis zum nächsten Takt gespeichert 
werden. Ich kann mir vorstellen, dass die Tools das irgendwie hinbiegen 
könnten, aber so wird i.A. kein Tristate an den Pins realisiert.

Mit Verilog und VHDL kann man Systeme abstrakt beschreiben, aber wenn 
man Bitpopelei betreibt, dann muss man schon etwas darüber nachdenken, 
was in Hardware denn überhaupt so möglich ist. Und ein Flipflop 
speichert sicher kein 'z'. Also, was soll das Ganze denn mal werden?

wenn Error1 = '1' oder Error2 = '1' dann schalte PORT hochohmig
ansonsten wenn steigende Flanke am Clock dann
    wenn Schalter 1 ist, dann übernimmt PORT den Wert von EINGANG1
    ansonsten den Wert von EINGANG2

Das sind offensichtlich zwei Flipflops, ein Tristate-Buffer und ein 
Multiplexer. Dann beschreibe das auch so. Als Hilfestellung in Verilog:

=====8<-----
wire    port;       // signal to be generated
reg     port_oe;    // output enable flipflop
reg     port_val;   // binary value flipflop

always @(posedge clk or posedge error1 or posedge error2)
    begin
    if (error1 || error2)
        port_oe <= 0;
    else
        begin
        port_oe     <= 1;
        port_val    <= schalter ? eingang1 : eingang2;
        end
    end

assign port = port_oe ? port_val : 1'bz;
=====8<-----

p.s. Nimm den Hinweis von Lothar ernst: Keine kombinatorischen 
asynchronen Resets!

> Ich "dachte" mir wenn ein Fehler auftritt, dann sollen die Ports so
> schnell wie möglich hochohmig geschaltet werden...
Woher kommt der Fehler?
> ist wahrscheinlich Quatsch.
Wahrscheinlich hast du recht... ;-)

> die Ports so schnell wie möglich hochohmig geschaltet werden...
Wenn die von aussen kommen, dann lass die Errors doch einfach direkt das 
OE steuern:

1

process 

2

begin

3

  wait until rising_edge(CLK);

4

  if (Schalter = '1') then

5

      port_value <= Eingang1;

6

  else

7

      port_value <= Eingang2;

8

  end if;

9

end process;

10

11

-- Port hochohmig bei Fehler

12

PORTXXX <= port_value when (error1 = '0' and error2 = '0')  else (others => 'Z'); // Buffer

> Zum asynchronen Reset. Ich habe mich hier an einem Code Template von
> Xilinxs orientiert.
Und auch die meisten Bücher beschreiben das noch so. Dabei ist hier ein 
Seitenblick auf die Zielarchitektur unbedingt nötig. Siehe dazu den 
Beitrag "Xilinx und die Resets"

BTW:
mit den Tags [ vhdl ] und [ /vhdl ] ohne die Leerzeichen wird der 
Quelltext schön syntaxgehighlighted (cooles Wort).