Impact problem Spartan II

Schau Dir mit dem Scope mal an, was beim boundary scan auf TDI, TCK, TMS 
und TDO passiert.

Rick

Ich hab gestern noch nen bissel im Forum rumgelesen, und bin dabei auf 
folgenden Thread gestoßen :

Beitrag "JTAG Programmierung mit Xilinx Impact Problem"

Darauf hin hab ich nochmal das Datenblatt studiert und bin auf folgende 
Sache gestoßen:
VCCint Ramp Time 50ms

Verstehe ich das jetzt richtige, das der Anstieg der Spannung von 0 auf 
2,5V 50 ms dauern soll?

Daher glaube ich, dass mein Spannungsregler LM1117 (mit 
Standartbeschaltung) zu schnell die Spannung generieren.

weiß einer von euch, ob auch bei den VCCO 3,3V auch die 50 ms gelten?

Könnte ich das Problem beheben, wenn ich einen entsprechend großen 
Kondensator hinter dem Spannungsregler auf Maße packe, mit einem kleinen 
Widerstand zur Strombegrenzung ?

naja bloss das Programme erkennt den Chip als Unknown Device.
Ich bin mir halt derzeit nicht mehr so ganz über die Spannungsversorgung 
einnig, da im Datenblatt des FPGAs VCCint Ramp Time 50ms steht, ich 
diese aber bei weitem nicht einhalte.

ich hab mal weiter im Datenblat geforscht und bin auf der Xilinx 
Homepage auf folgendes gestoßen:
http://www.xilinx.com/bvdocs/appnotes/xapp450.pdf

hier nach ist meine Spannungsversorgung OK, da die Ramp time zwischen 0 
und 50 ms liegen muss.

Wenn ich im Impact einen Boundary Scan mache, findet er zwar einen Chip, 
aber wie gesagt als Unknown Device. Daher kann ich "Get Device ID" auch 
nicht ausführen.

Ich werde mir nach dem Mittag mal die einzelnen Daten und Taktleitungen 
des FPGAs mal mit dem Oszi anschaun, vielleicht ist da ein Fehler zu 
erkennen.

Als ich gestern weitermachen wollte, bekamm ich immer noch den gleichen 
Fehler :( .

Nochmal zur Erklärung:
Ich schließe den FPGA (XC2S50) an das Parallel Download Cable IV an. 
Programmierspannung liegt bei 3,3V (da die I/Os auf LVTTL liegen. dürfte 
dies kein Problem sein.

Zur Stromversorgung:
die 2,5V werden sauber durch einen LM1117 2.5 erzeugt. mit einem 
minimalen Rauschen von 8mV.Mögliche kurze Spitzen beim einschalten fange 
ich über eine Zenerdiode (2,7V) ab.
auch die 3,3V (LM1117 3.3) sehen sauber aus. an dem FPGA sind zur 
Entstörung an jedem VCCint und VCCO jeweils 100nF nach Ground gesetzt.

zu den Leitungen:
Ich habe auch mie mal die Daten- und Clock Leitungen angeschaut. (Bild 
im Anhand). Sieht alles für mich ganz OK aus.
grün: TCK
blau: TDO
gelb: TDI
rto: TMS

Trotzalledem sendet der FPGA anscheinend eine Falsche ID an den PC 
(siehe ersten Beitrag).

Wenn der FPGA defeckt sei, dann dürfte dieser doch eigentlich nichts 
mehr über die TDO Leitung senden. Daher schließe ich einen Defeckt aus.

Muss ich vielleicht noch die normalen Prommierleitungen beschalten, oder 
an die JTAG Leitungen Pull-Ups/Downs anschließen?

woran könnte dies liegen ?
ich verzweifle langsam

Hier nochmal der Schaltplan (ich weiss ist nen bissel unübersichtlich)

Die ID ist sicherlich OK. Nur kann das Impact wahrscheinlich kein Bsdl 
File dazu finden. Also muss es das Gerät als unbekannt einstufen.

Besorg dir mal eine actuelle Version vom Bsdl File von Xilinx.com