, R = 2kΩ, C = 100pF, unity gain 8 16 8 16 V/µs in L L Rise time (T = +25°C) tr amb µs V in= 20mV, RL= 2kΩ, CL= 100pF, unity gain 0.1 0.1 Overshoot (Tamb = +25°C) K ov V = 20mV, R = 2kΩ, C = 100pF, unity gain 10 10 % in L L Gain bandwidth product (T = +25°C) GBP amb 2.5 4 2.5 4 MHz V in= 10mV, RL= 2kΩ
31V, L = 6 60 70 W VS= ± 27V, L = 4 60 70 W Music Power (RMS) d = 10% IEC268.3 RULES - t = 1s (*) RL= 8 ; S =±38V 100 W RL= 6 ; S =±33V 100 W RL= 4 ; S =±29V (***) 100 W d Total Harmonic Distortion (**)PO = 5W; f = 1kHz 0.005 % PO= 0.1 to 50W; f = 20Hz to 20kHz 0.1 % VS= ±7V, R L 4 : PO= 5W; f = 1kHz
Receiver Skew tSKD CL1 = CL2= 100pF 100 ns / 3 Receiver Enable to Output Low tZL Figures 5 and 11,RL = 15pF, S1 closed 20 50 ns 8 Receiver Enable to Output High tZH Figures 5 and 11,RL = 15pF, S2 closed 20 50 ns 4 Receiver Disable Time from Low tLZ Figures 5 and 11,RL = 15pF, S1 closed 20 50 ns X Receiver Disable Time from High tHZ Figures 5 and 11,RL = 15pF, S2 closed 20 50 ns Maximum Data Rate fMAX PLH PHL < 50% of data period 250 kbps A Time to Shutdown t MAX483/MAX487 (Note 5) 50 200 600 ns M SHDN / Driver Enable from Shutdown totZH(SHDN) MAX483
0.5 − 2.25 V V difference between output V = 1 V 1.5 − 3.0 V 6, 7 1 voltage at pins 6 and 7 V1= 1 V; RL= 45 ; 1.5 − − V V ≥ 4.9 V CC V1= 4 V; no load −500 − +50 mV sc7 short-circuit CANH current V7= −5 V; VCC≤ 5 V − − −105 mA V = −5 V; V = 5.5 V − − −120 mA 7 CC sc6 short-circuit CANL current V6= 18 V
3CB0h (50ms) mov TL1, #078h //Timer1 vorladen mov TH1, #0ECh //65536-5000=60536 --> EC78h (5ms) ret ram_belegen: dseg at 0030h sec_one: ds 1 sec_ten: ds 1 min_one: ds 1 min_ten: ds 1 cseg ret time: cjne R0,#1d,time //Die Zeit kann nur berechnet
0x00 ist, mit dem Lowbyte zuerst geladen wird, > was passiert dann? Nehmen wir an, das Lowbyte des RL ist tatsächlich > 0x00. Du lädst das Lowbyte zuerst, dann das Highbyte. Das Lowbyte wird > aber schon dekrementiert, während du das Highbyte schreibst. Resultat > ist, dass der Zähler um 255 zu groß
and right gate interlaced) 1 G1, G3, ……G239, G2, G4, ……G240 See “Scan mode setting” on next page. RL: Selects the output shift direction of the source driver. When RL = “1”, S1 shifts to S960 and <R><G><B> color is assigned from S1. When RL = “0”, S960 shifts to S1 and <R><G><B> color is assigned from
When C/T0 in mode 3, Timer 2 is clocked by CLK24/2, regardless of the state of CKCON.5. T2CON.0 CP/RL2 - Capture/reload flag. When CP/RL2=1, Timer 2 captures occur on high-to-low tran- sitions of the T2EX pin, if EXEN2 = 1. When CP/RL2 = 0, auto-reloads occur when Timer 2 overflows or when high-to-low
When C/T0 in mode 3, Timer 2 is clocked by CLK24/2, regardless of the state of CKCON.5. T2CON.0 CP/RL2 - Capture/reload flag. When CP/RL2=1, Timer 2 captures occur on high-to-low tran- sitions of the T2EX pin, if EXEN2 = 1. When CP/RL2 = 0, auto-reloads occur when Timer 2 overflows or when high-to-low
<,L2OXFN/R0GULNURNUUR)YURQO\,3\YO0REL\;LFOXFR60U\O&O\L)O3XRG3\L)U<RL)R Y))0133222W8O\,3\YO0W\3830L\;LFOXF N NOTE 1 E1 1 2 3 D E A A2 L A1 c e b1 eB b 4XO)NI6 ;:6 'O8UXNO3XR5O8O)N QI6 67Q QD8 6(81U,R3&REOXN6 9 EO)\Y U WP$$R 6 V30R)3R6UL)OXFREGLXU D = = WKP$ Q3G<U<REL\;
flag. The 7th bit is replaced with a 0. Flags are as for SLA. Summary of rotate and shift group RLCA RL A RR A SRA A RLA RL B RR B SRA B RRCA RL C RR C SRA C RRA RL D RR D SRA D RLD RL E RR E SRA E RRD RL H RR H SRA H RLC A RL L RR L SRA L RLC B RL (HL) RR (HL) SRA (HL) RLC C RL (IX+d) RR (IX+d) SRA (IX
Auf meiner Platine ist ein ATMEGA16,FTDI232RL , MCP4921 ( 12 Bit DAC,SPI ), MCP3204 ( 12 Bit ADC,4CH,SPI ) 2 Operationsverstärker ( OPA2340 ) einen TL431 und noch einen 74HCT4052. Die Versorgungspannung kommt von einen 78L05 und die Versorgungsspannung
SPKVDD=5V -74 dB PO=860mW, R =L8Ω, 1.0 % SPKVDD=5V -40 dB Signal to Noise Ratio SNR SPKVDD=3.3V, 90 dB RL= 8Ω SPKVDD=5V, 90 dB R = 8Ω L Power Supply Rejection Ratio PSRR RL= 8Ω BTL 80 dB (50Hz-22kHz) RL= 8Ω BTL 69 dB SPKVDD=5V (boost) OUT3/OUT4 Outputs (with 10k / 50pF load) Ω Full-scale output voltage,
Separation f = 1 kHz; L =10 , Gv= 30dB dB Vs= 24V 60 Vs= 〉 6V 60 d Distortion f = 1kHz, Gv= 3 dB, s = 24V, RL= 0.5 % T Thermal Shutdown Junction 145 ⋅C sd Temperature 3/10 L272 Figure 1 : QuiescentCurrent versus Figure2 : QuiescentDrain Current versus SupplyVoltage Temperature Figure 3 : Open LoopVoltageGain
Kühlmittelpumpen: www.ema-indutec.de/produkte/frequenzumrichter_uebersicht.php?v=2&p1_id=23&e1_id=78 Auf den jeweiligen Seiten sind unten Links zu den PDFs mit besseren Fotos und genauen Daten. Wobei ich aus den Angaben nicht ganz schlau werde: z.B. 750kW-Anlage Leistungsaufnahme 900kVA (das
muss ich auch noch bestellen. Jonas S. schrieb im Beitrag #2448074: > da TINA-ti keinerlei > im RL verwendeten Bauteile bietet. Wer ist TINA? Werde mal googeln. Welchen Komparator nutzt du? Gruß Silvio
kostenfreien Compiler für C :-) Ich schaue mich jetzt mal hier um http://www.renesas.eu/products/mpumcu/rl78/index.jsp und sonst bleibe ich bei meinem ATmega. Der ist günschtiger
IN OUT IN OUT ulators with 1A maximum out- COM C1 COM RL two 7812 regulators are connected putcurrentaresimpletodesign, C2 in parallel. thanks to 78xx three-terminal C + The two 7812s operate inde- voltage regulators, at output COM pendently, and each delivers
Resistance GTS Type 35.45 (On PCB, Ta=25°C) GFN Type 40.01 Rth(j-a) °C/W Empirical Thermal GF Type 78.83 Resistance GTS Type 89.11 (Ta=25°C) GFN Type 94.25 Operating Temperature Topr -40~+85 °C Storage Temperature Tstg -55~+150 °C Human Body Mode (MIL-STD-883G Method HBM Class 3 - 3015.7) (Ú4000V) ESD
) A PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS X VCC = 5V ±5%, A = TMINto MAX 65 98 3 T = +85°C 78 86 94 0 A VCC = 5.25V T A +25°C 71 79 87 9 Input-to-Output Propagation PLH PHL T = -40°C 65 73 81 ns 5 Delay | ID= 3V, A Figure 2 T A +85°C 82 90 98 M V = 4.75V T = +25°C 74 82 90 CC A A T A -40°C 68
) A PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS X VCC = 5V ±5%, A = TMINto MAX 65 98 3 T = +85°C 78 86 94 0 A VCC = 5.25V T A +25°C 71 79 87 9 Input-to-Output Propagation PLH PHL T = -40°C 65 73 81 ns 5 Delay | ID= 3V, A Figure 2 T A +85°C 82 90 98 M V = 4.75V T = +25°C 74 82 90 CC A A T A -40°C 68
TTL (5V) RS232 Pegelbezug, dann einen RS232-Wandler (MAX232, Pegel +/-9V) und anschließend eine FT232RL in Eigenbau mit erweiterter EMV-Filterbaugruppe.
5V) RS232 Pegelbezug, dann einen > RS232-Wandler (MAX232, Pegel +/-9V) und anschließend eine FT232RL in > Eigenbau mit erweiterter EMV-Filterbaugruppe. Kannst Du die Schaltung mal genau posten bitte.
0.38 (Min.) 2.54–3.81 o (0.86) 2.54 (Bsc) 0.20–0.30 m 0.41–0.51 15° (Typ.) (0.86) 2.54 (Bsc) P 1.02–1.78 0.41–0.51 0.20–0.30 h 0.76–1.14 1.02–1.78 10.16–10.80 a 0.76–1.14 e O p t i s l Surface Mount t o 8.13–8.89 (1.78) s 6 4 T (1.52) i c (2.54) 6.10–6.60 (7.49) D 8.43–9.90 (10.54) v e r O 1 3 (0.76) u
Curre1t ISOURCE VIN = 6 V 1.2 mA Output Sink Current ISINK VIN = 6 V 0.5 mA Output Voltage Range OVR RL = 20 k 0.06 10.0 V RL= 10 k 0.06 9.5 V LOGIC CHARACTERISTICS Logic Input High Voltage V INH 2.4 V Logic Input Low Voltage V INL 0.8 V Logic Input Current I 0.5 1 A IN DYNAMIC PERFORMANCE 2 Acquisition
Directly Driving LEDs D I C to Parallel-Port Expander D Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II D Open-Drain Interrupt Output D Compatible With Most Microcontrollers RGY PACKAGE DGV OR PW PACKAGE DW OR N PACKAGE (TOP VIEW) (TOP VIEW) T (TOP VIEW) N 7 A0 1 16 V I P INT 1 20 P7 CC 1 20
Curre1t ISOURCE VIN = 6 V 1.2 mA Output Sink Current ISINK VIN = 6 V 0.5 mA Output Voltage Range OVR RL = 20 k 0.06 10.0 V RL= 10 k 0.06 9.5 V LOGIC CHARACTERISTICS Logic Input High Voltage V INH 2.4 V Logic Input Low Voltage V INL 0.8 V Logic Input Current I 0.5 1 A IN DYNAMIC PERFORMANCE 2 Acquisition
http://www.qrpforum.de/index.php?page=Thread&threadID=7125 Ich habe in einen Hoola- Reifen (78 cm Durchm.) RG58- Kabel eingezogen, vorher den Mantel in der Mitte auf 1 cm entfernt, damit kein Kurzschluss entsteht. Diese Loop wird nicht abgestimmt, sie benötigt jedoch einen rauscharmen und niederohmigen
2FinternetArray%2FactiveBalun.pdf&ei=MXe_UMSvPMK0tAaZiIHwCg&usg=AFQjCNGJijfJUZoJDLJA5IA8fLn1Bkqp6Q&sig2=2-YGEYnQ78rlHO0iIw3xTg Dasselbe wäre auch mit einem Array aus Squids zu erreichen. Mit einem Array aus Schleifenantennen allerdings so viel lweniger, wie deren Bandbreite begrenz ist durch beispielsweise Wickelkapazitäten
Seal, Sheets,125 mm x 78 mm 100 Stück 48,00 600080 Thermo Bond, Rolle, 500 m x 78 mm 1 Stück 729,00 600081 Thermo-Bond,Testrolle 25 m x 78 mm 1 Stück 72,00 600085 Thermo-Bond,Testrolle 25 mm x 115.5 mm,Velocity 11 Format 1 Stück
2.50 2.25 TJ= 25°C 2.25 J 2.25 T J 25°C *FOR OUT = 2V *FOR VOUT = 2.5V *FOR VOUT = 2.8V 2.00 2.00 RL= 25Ω 2.00 R = 28Ω A A I = 100mA A L (1.75 RL= 20Ω ( 1.75 L (1.75 IL= 100mA T L = 100mA* T T E1.50 E 1.50 E1.50 R R R U1.25 U 1.25 U1.25 N RL= 40Ω N R L 50Ω N RL= 56Ω P1.00 IL= 50mA* P 1.00 IL= 50mA*
CMRR V CM= 0V to 5V 60 dB V CM= 1.0V to 4.0V, −40°C ≤A ≤ +125°C 86 dB Large SignalVoltage Gain AVO RL= 2 kΩ, 1V ≤V O 4V 50 240 V/mV RL= 2 kΩ, −40°C ≤TA≤ +125°C 25 V/mV Bias Current Drift ΔIB/ΔT 150 pA/°C OUTPUT CHARACTERISTICS OutputVoltage High VOH IL= 1.0 mA 4.85 V OutputVoltage Low VOL IL= 1.0 mA
. In den neuen Modulen wird der wahrscheinlich auch mit drauf sein. Bei Farnell gibt es den 1081291RL 2,09 EUR ( etwas teuer finde ich ) Gruss Steffen
Benedikt K. schrieb: > Schau mal rund um Seite 78 im Si4432 Datenblatt, da findest sich die > Erklärung: Hinter dem Matching Network kommen bei 25°C rund +17,3dBm > raus. OK, das heißt, die Datenblattangabe von 20 dBm auf der ersten Seite ist
SUB DAC = MID SCALE s VBIAS= VDD/2 B TA = +258C T = +258C L 1.0 SUB DAC LOADED WITH A – 1/2 SCALE RL= Y 0.5 V5.160000 I – A T E 0.0 O I V RL= 2kV L 5.140000 A–0.5 R E T–1.0 5.120000 I –1.5 SOURCECURRENT SINK CURRENT 5.10000–6.0 –4.0 –2.0 0.0 2.0 4.0 6.0 –2.0 0 100 200 300 400 500 600 700 800 900 1023
edge trigger). Must be 0 for clock out mode. Timer 2 Capture/Reload bit If RCLK = 1 or TCLK = 1, CP/RL2# is ignored and timer is forced to Auto-reload on 0 CP/RL2# Timer 2 overflow. Cleared to Auto-reload on Timer 2 overflows or negative transitions on T2EX pin if EXEN2 = 1. Set to capture on negative
0.3 0.4 0.5 0.6 0.7 f – Frequency – Hz t – Elapsed Time – µs VCC ± = 5 V to VCC± = 15 V VCC ± = 15 V RL= 10 kΩ RL= 2 kΩ TA= 25°C TA= 25°C Figure 7–4. TL07X Frequency and Time Response Plots The TL07X pulse response plot shows approximately 20% overshoot. There is no loading capacitance indicated on the
A e 25§C 3 mV 5 mV IOS TA e 25§C 3 nA 10 nA I T e 25 C 7.5 nA 50 nA bias A § Large Signal Voltage RL e 100 kX, A e 25§C 100k e e Gain VO g 10V, RL 10 kX 100k Supply Current T e 25§C 10 mA 90 mA A Power Consumption TA e 25§C 300 mW 2.7 mW V OS RS s 100 kX 4 mV 6 mV e a IOS TA 125§C 25 nA 25 nA TA e b
Sine Wave fSAMPLE= 100 kHz Signal-to-Noise Ratio (SNR) 70 70 dB typ Total Harmonic Distortion (THD) –78 –78 dB typ Peak Harmonic or Spurious Noise –78 –78 dB typ ANALOG INPUT Input Voltage Ranges 0 to REF 0 to REF Volts Leakage Current ±10 µA max ±1 +1 µA typ Input Capacitance 20 20 pF max 9 TEMPERATURE
