300 200 150 120 100 86 75 67 60 S 700 Value 350 233 175 140 117 100 88 78 70 o not c permitte k d e t 800 Value 400 267 200 160 133 114 100 89 80 P not o permitte t d o c 900 Value 450 300 225 180 150 129 112 100 90 o not l permitte n d e r Table 5.70: Duty Cycles for Supporting TricklePower Settings f
A 5.0 )1200 ( 1 VCC=4.0V T i RF =49.67MHz E 4.0 c1000 in R d MOD =1.0kHz U m DEV =± 3.0kHz C 3.0 T 800 L U P RFin49.7MHz T U 2.0 fMOD =1.0kHz O 600 , fDEV= ± 3.0kHz I C S IC1.0 R 400 0 200 0 1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 –140 –120 –100 –80 –60 –40 –20 V ,SUPPLYVOLTAGE(V) RFINPUT(dBm) CC Figure 4.
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M Delay time DM -1000 --- 1000 ns M Displaytech
typ. nen 2n3866 z.b. VHF Kleinleistungstransistor NPN Uceo:30 V Ic:0,4 A Ptot:5W (25°c) fT:800 MHz gibt auch noch andere brauchbare bei reichelt. dieser typ fiel mir aber grad ein. mfg
interesasnt, hatte ich aber nie in den Fingern. Transputer fand ich auch sehr interessant, bis ich dann T800 mal programmieren musste. Daher ist praktische Erfahrung immer gut.
das jedesmal zur Laufzeit prüfen muss. > Transputer fand ich auch sehr interessant, bis ich dann T800 mal > programmieren musste. Daher ist praktische Erfahrung immer gut. Yep, hab einen C-Compiler dafür gebaut. Der war eine nette Idee für genau die paar Jahre, die es dauerte, bis andere Architekturen
erscheint etwas spiky, aber im > Prozessor selbst? Gibt es da keinen Opcode? Beim AVR nicht. Der T800 von Inmos hatte einen Befehl, mit dem man die Bitreihenfolge eines Wortes oder auch nur eines Teils davon umkehren konnte. Dieser Befehl war vorgesehen für die Verwendung in FFT-Implementierungen. Leider
2486X–AVR–06/10 Figure 191. Reset Pulse Width vs. V CC RESET PULSE WIDTH vs. V CC 1400 1200 1000 ) ( t 800 i e u 600 P 85 °C 400 25 °C -40°C 200 0 2.5 3 3.5 4 4.5 5 5.5 V (V) CC 286 ATmega8(L) 2486X–AVR–06/10 ATmega8(L) Register Summary Address Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Page 0x3F
Characteristics with External Driver Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 27 CWH Low level t 800 — — CWL Clock set-up time tCSU 500 — — Data set-up time tSU 300 — — Data hold time tDH 300 — — M delay time tDM –1000 — 1000 Clock rise/fall time t — — 200 ct Power
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M Delay time DM -1000 --- 1000 ns M Displaytech
VBS Supply Current Figure 8A. VBS Supply Current vs. Temperature vs. Temperature A 1000 )1000 ( ( t 800 t 800 e e u 600 u 600 C C l 400 Max. l 400 p p Max. u u SC 200 Typ. C 200 VC C Typ. 0 V 0 -50 -25 0 25 50 75 100 125 10 12 14 16 18 20 Temperature () V Supply Voltage (V) BIAS Figure 9A. Vcc Supply
278 ATmega8(L) 2486Z–AVR–02/11 ATmega8(L) Figure 191. Reset Pulse Width vs. V CC 1400 1200 1000 s ( t 800 w s 600 u P 85°C 400 25°C -40°C 200 0 2.5 3 3.5 4 4.5 5 5.5 VCC(V) 279 2486Z–AVR–02/11 Register Summary Address Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Page 0x3F (0x5F) SREG I T H S V
LCD Driver (SPLC100l1) I Characteristics Symbol p LMmit Unit Test Condition Clock pulse width high t 800. T Ty-. Ma-. ns Pins: CL1, CL2 Clock pulse width low u tPWL 800 - - ns Pins: CL1, CL2 Clock setup time S tCSP 500 - - ns Pins: CL1, CL2 Data setup time tDSP A 300 - - ns Pins: D Data hold time PHD
eine lange 0-1-0-1-0-1-... Sequenz uebertragen dann entspraeche das auf der Leitung einem Signal mit T=800ns (t0+t1), das waeren dann 1.25GHz. Such mal nach dem Stichwort 'NRZ Codierung'
lange 0-1-0-1-0-1-... Sequenz > uebertragen dann entspraeche das auf der Leitung einem Signal mit > T=800ns (t0+t1), das waeren dann 1.25GHz. Such mal nach dem Stichwort > 'NRZ Codierung' Hm achso, na das hat aber in Zusammenhang mit PCIe dann keinerlei praktische Relevanz.
Green e r 1200 u 600 800 C Rj-a = 10°C/W m 700 )1000 u Rj-a = 15°C/W ) A 400 A600 ( i Rj-a = 25°C/W ( t 800 x Rj-a = 35°C/W t500 e a e r M r C 600 200 C400 Rj-a = 10°C/W Rj-a = 10°C/W m u Rj-a = 15°C/White u300 Rj-a = 15°C/W i 400 Rj-a = 20°C/W i Rj-a = 25°C/W Cool White Rj-a = 25°C/W 0 Neua200 WhiRj-a =
SupplyTerminal. S Rev. 0 | Page 9 of 28 AD8220 TYPICAL PERFORMANCE CHARACTERISTICS 1200 1600 1400 1000 1200 T 800 S N I 1000 U N F U O 600 O R R 800 B E M B U U 600 N 400 N 400 200 0 200 6 7 9 3 5 0 0 0 0 –40 –20 0 20 40 0 1 2 3 4 5 CMRR (µV/V) I (pA) BIAS Figure5.TypicalDistributionofCMRR(G=1) Figure8.TypicalDistributionofInputBiasCurrent
Characteristics with External Driver Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 27 CWH Low level CWL 800 — — Clock set-up time CSU 500 — — Data set-up time SU 300 — — Data hold time DH 300 — — M delay time DM –1000 — 1000 Clock rise/fall time t — — 200 ct Power Supply
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M Delay time DM -1000 --- 1000 ns M Displaytech
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M Delay time DM -1000 --- 1000 ns M Displaytech
] Lineare Rampe S-Förmige Rampe 1000 3000 1200 3000 900 e 800 2500 c 1000 2500 / / p 700 s t 2000 t 800 2000 s 600 s t t i e e 500 1500 r e 600 1500 r g 400 c k c d S d S i 300 1000 i 400 1000 h w s 200 500 c e e 200 500 G 100 G 0 0 0 0 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 Zeit in sec Zeit in sec Geschw indigkeit
Lineare Rampe S-Förmige Rampe 1000 3500 1200 3500 900 3000 e 800 c 1000 3000 / / p 700 2500 s 2500 t t 800 s 600 2000 s t t i 2000 e e 500 r e 600 r g 400 1500 c k 1500 c d S d S i 300 1000 i 400 h w 1000 s 200 c e 500 e 200 500 G 100 G 0 0 0 0 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 Zeit in sec Zeit in sec Geschw
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M Delay time DM -1000 --- 1000 ns M Displaytech
Current Figure 12B. Offset Supply Leakage vs. Temperature Current vs. V Boost Voltage 1000 1000 ) ) t 800 ( 800 n n r 600 r 600 C u l y p 400 p 400 u M ax. u S 200 S M ax. V 200 Typ. V Typ. 0 0 -50 -25 0 25 50 75 100 125 10 12 14 16 18 20 Temperature () VBSSupply Voltage (V) Figure 13A. V Supply Current
External Driver (HD66702) Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 28 CWH Low level t 800 — — CWL Clock set-up time tCSU 500 — — Data set-up time tSU 300 — — Data hold time tDH 300 — — M delay time tDM –1000 — 1000 Clock rise/fall time t — — 200 ct Power
LCD Driver (SPLC100l1) I Characteristics Symbol p LMmit Unit Test Condition Clock pulse width high t 800. T Ty-. Ma-. ns Pins: CL1, CL2 Clock pulse width low u tPWL 800 - - ns Pins: CL1, CL2 Clock setup time S tCSP 500 - - ns Pins: CL1, CL2 Data setup time tDSP A 300 - - ns Pins: D Data hold time PHD
switch resistive or inductive loads T to 0.2 power factor. The dv/dt rating is based on a source E T 800 impedance of 50 ohms. R E U R 2. For any mounting conditions: 5-amp relays,JA = 19°C/W. C U 600 For 10-amp relays, θJS 4.8°C/W. G C 3. Basic part number provides screw terminals or PC board R E 400
Characteristics with External Driver Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 27 CWH Low level CWL 800 — — Clock set-up time CSU 500 — — Data set-up time SU 300 — — Data hold time DH 300 — — M delay time DM –1000 — 1000 Clock rise/fall time t — — 200 ct Power Supply
FET = 0.23V (Note 7.7) On Resistance R DSON 2.1 Ω IFET = 70mA (Note 7.7) Output Voltage Rise Time t 800 μs C = 10μF DSON LOAD Supply Current Unconfigured I 80 90 mA CCINIT Supply Current Active CC 110 140 mA Full Speed CC 135 165 mA High Speed Supply Current Suspend CSBY 350 700 µA Industrial Temperature
Ausführung von Steuergerät und Kolben ergänzen den hohen (umschaltbare Version Qualitätsstandard. T800mA) Temperaturregelung: 150°C - 450°C Die gewünschte Temperatur kann im Bereich von 150°C - Genauigkeit: ± 9°C 450°C stufenlos über ein Drehpotentiometer eingestellt wer- Potentialausgleich (8): Über
FET = 0.23V (Note 7.7) On Resistance R DSON 2.1 Ω IFET = 70mA (Note 7.7) Output Voltage Rise Time t 800 μs C = 10μF DSON LOAD Supply Current Unconfigured I 80 90 mA CCINIT Supply Current Active CC 110 140 mA Full Speed CC 135 165 mA High Speed Supply Current Suspend CSBY 350 700 µA Industrial Temperature
LCD Driver (SPLC100l1) I Characteristics Symbol p LMmit Unit Test Condition Clock pulse width high t 800. T Ty-. Ma-. ns Pins: CL1, CL2 Clock pulse width low u tPWL 800 - - ns Pins: CL1, CL2 Clock setup time S tCSP 500 - - ns Pins: CL1, CL2 Data setup time tDSP A 300 - - ns Pins: D Data hold time PHD
für eine 50/60 Hz Sinus-Halbwelle 2 2 Rating for fusing, Grenzlastintegral, t < 10 ms TA= 25°C i t 800 A s Junction temperature – Sperrschichttemperatur T j -50...+175°C Storage temperature – Lagerungstemperatur TS -50...+175°C 1 Valid, if leads are kept at ambient temperature at a distance of 10 mm
vs V DD 300 1200 High-Speed Mode = 3.4MHz 1100 250 1000 High-Speed Mode = 3.4MHz ) ) 900 A A (200 t 800 n n 700 r r u150 u 600 Fast Mode = 400kHz y Fast Mode = 400kHz y 500 p p u100 u 400 Standard Mode = 100kHz S S 300 50 200 Standard Mode = 100kHz 100 0 0 –40 –20 0 20 40 60 80 100 2.5 3.0 3.5 4.0 4.5
INPUT VOLTAGE INPUT VOLTAGE 400 1100 TPS65131 1000 350 VNEG = −4 V A A 900 m m VNEG = –4 V t 300 t 800 e n r r 700 C 250 u t V NEG= −8 V t 600 t 200 p V = –10 V u u NEG O O 500 m 150 m m u 400 x V NEG= −10 V i a 100 a 300 VNEG = –15 V M M 200 50 100 0 0 2.5 2.9 3.3 3.7 4.1 4.5 4.9 5.3 2.5 2.9 3.3 3.7
Characteristics with External Driver Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 27 CWH Low level t 800 — — CWL Clock set-up time tCSU 500 — — Data set-up time tSU 300 — — Data hold time tDH 300 — — M delay time tDM –1000 — 1000 Clock rise/fall time t — — 200 ct Power
INPUT VOLTAGE INPUT VOLTAGE 400 1100 TPS65131 1000 350 VNEG = −4 V A A 900 m m VNEG = –4 V t 300 t 800 e n r r 700 C 250 u t V NEG= −8 V t 600 t 200 p V = –10 V u u NEG O O 500 m 150 m m u 400 x V NEG= −10 V i a 100 a 300 VNEG = –15 V M M 200 50 100 0 0 2.5 2.9 3.3 3.7 4.1 4.5 4.9 5.3 2.5 2.9 3.3 3.7
d.h. ein Empfänger sendet die Info an mehrere Empfänger. Da erinnere ich mich an die Transputer (T800-Serie, waren die nicht von Inmos?): um einen Cluster aufbauen zu können, hatte jeder einzelne Prozessor 4 high-Speed-Schnittstellen. Erzähl uns doch bitte mal, was Du damit vor hast.
Characteristics with External Driver Item Symbol Min Typ Max Unit Test Condition Clock pulse width High level t 800 — — ns Figure 27 CWH Low level t 800 — — CWL Clock set-up time tCSU 500 — — Data set-up time tSU 300 — — Data hold time tDH 300 — — M delay time tDM –1000 — 1000 Clock rise/fall time t — — 200 ct Power
für den VIA Chipsatz K8T800 gibt es noch Win98 Treiber. Das einzige MoBo mit diesem Chipsatz das es noch neu im Handel gibt ist das MSI K8T Neo2-F v2.0 Das ist Sockel 939, aber dafür gibts es ja noch CPUs. (und DDR1 Speicher)
Interface mode with ,KS0063B Characteristic Symbol Min. Typ. Max. Unit Test pin Clock pulse width High t 800 --- --- ns CLK CWH Clock pulse width Low tCWL 800 --- --- ns CLK Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time tCSU 500 --- --- ns CLK M
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time t 500 --- --- ns CLK CSU M Delay time DM -1000 --- 1000 ns M Displaytech
Min. Typ. Max. Unit Test pin Clock pulse width High tCWH 800 --- --- ns CLK Clock pulse width Low t 800 --- --- ns CLK CWL Data set-up time tSU 300 --- --- ns DB 0 DB 7 Data hold time DH 300 --- --- ns DB 0 DB 7 Clock set-up time t 500 --- --- ns CLK CSU M Delay time DM -1000 --- 1000 ns M Displaytech
