@ 4V and 4 MHz @ 2.7V. When operating at conditions above these frequencies, the typical old style 74HC series latch becomes inadequate. The External Memory Interface is designed in compliance to the 74AHC series latch. However, most latches can be used as long they comply with the main timing parameters
Unit min. typ. max. *) Important parameter! Enable Cycle Time tCYCE see Figs.1 and 2 1000 - - ns Use "74LS" or "74HC" gate Enable Pulse Width, High LevePWEH see Figs.1 and 2 450 - - ns Enable Rise and Delay Time *tER, tEF see Figs.1 and 2 - - 25 ns Address Setup Time, RS, R/W-E tAS see Figs.1 and 2 140
Wochenende. AVR ist jetzt ein Mega88 (Mega48 war geradenicht zur Hand, reicht aber). Zusätzlich kommen 2x 74LS164 dazu (oder HC oder ...). 1x 74ACT161 mehr sollte man haben weil dann 8k oder 32k Samplespeicher möglich sind. Außerdem sollte noch 1-2 74AC(T)00 und 1-2 74AC(T)86 greifbar sein, da kommt noch was
Ein kleiner Tipp zu Vereinfachung: Oben in der Schaltung ist gezeigt, der 74HC595 mit ULN2804. Das gibt es auch in einem IC kombiniert: TPIC6C595 von TI. Da spart man sich den ULN zu verdrahten.
6dividedbyC1(C1inpF).Thecircuit produces a controlled amount of hysteresis dependent hysteresis such as the 74HC14 are not stable with tem- perature, supply voltage changes, or from device to onlyonresistormatchingandselfbiasesitselfaroundthe device. input threshold. All gates must be in the same package, and
ext.Trig = adr 2, DAC1+2 = adr 6, DAC 3+4 = adr 4. Diese Belegung sieht man auch im Stromlaufplan IC U25( 74HC238). Die dort unbezeichneten Ausgänge Y0-Y7 entsprechen diesen Adressen und Bezeichnungen können ergänzt werden. Noch eine Eränzung der Bugliste ist mir dabei mit dem Probe-Ausgang aufgefallen:
messen+mit+dem+oszilloskop&btnG=Google-Suche&meta=&aq=0&oq=messen+mit+dem+oszilloskop&fp=8fee3db28befc153 Danach solltest du dir einen Großteil deiner Fragen selbst beantworten können. Gruß, branadic
...................................................................................................153 10.1.1 Channel Assignments ......................................................................................................153 10.1.2 Analog Power and Ground Signal Names .....................
Stück ~2€ (SO16) Ansonsten noch: 7x LM2901 Low power quad voltage comparator (SO14) ca. 13x 74HC153 ca. 20x 74HC74 2x 74HC32 ca. 50x 74HC14 ca. 15x 74HC04 10x 74HC02 10x PIC16LC62B Scheinen programmiert zu sein + Einige Rs und Cs in Tüten. Teilweise unbeschriftet. Das ganze Zeug
Gerade noch gefunden Elko 5µF 6KV (groß und Aßbach-Uralt) Stück 25,00Euro. Und noch was: Quarze HC6U 51,03MHz , 50,...MHz Alt, ausgelötet, verdreckt, nach Keller riechend, für nur 3,00Euro das Stück. Leute kauft, so lange es noch Günstig ist
Theory of Operation......................................................................14 AD9834 to 68HC11/68L11 Interface....................................... 26 Circuit Description.........................................................................15 AD9834 to 80C51/80L51 Interface.............
6dividedbyC1(C1inpF).Thecircuit produces a controlled amount of hysteresis dependent hysteresis such as the 74HC14 are not stable with tem- perature, supply voltage changes, or from device to onlyonresistormatchingandselfbiasesitselfaroundthe device. input threshold. All gates must be in the same package, and
CD54/74HC4051, CD54/74HCT4051, CD54/74HC4052, CD74HCT4052, Data sheet acquired from Harris Semiconductor SCHS122I CD54/74HC4053, CD74HCT4053 High-Speed CMOS Logic November 1997 - Revised July 2004 Analog Multiplexers
Unit min. typ. max. *) Important parameter! Enable Cycle Time tCYCE see Figs.1 and 2 1000 - - ns Use "74LS" or "74HC" gate Enable Pulse Width, High LevePWEH see Figs.1 and 2 450 - - ns Enable Rise and Delay Time *tER, tEF see Figs.1 and 2 - - 25 ns Address Setup Time, RS, R/W-E tAS see Figs.1 and 2 140
Klaus W. wrote: > Oder hat jemand eine GANZ andere Idee, wie man sowas lösten könnte? Hm, 74HC4050 sieht ganz nett aus. Bischen ungünstige Pinbelegung, aber man kann nicht alles haben...
Eigenschaft hat, dann hat er wirklich keine, und insbesondere keine Hysterese. Damit beziehe ich mit auf den 74HC4050, der bei langsamer Pegeländerung im Grenzbereich leicht Unfug produzieren kann. Weniger Ärger macht dann der CD4049UB ("U" für unbuffered). Diesem Unfug eines '4050 müsste man zwar per Rückkopplung
die enorm steilen Flanken. Wenn man sowas wirklich machen will (warum auch immer) dann 74LS oder der höheren Störfestigkeit wegen 74HC. Matthias
Ich verfstehe nicht warum er "manchmal" 74LS..." und dann wieder 74HC..." oder noch andere benutz hat, wenn doch die "74HC..." die beste Wahl wäre? Er häte doch alle gleich machen können. Hat dass jetzt nen Grund oder wie?
Unit min. typ. max. *) Important parameter! Enable Cycle Time tCYCE see Figs.1 and 2 1000 - - ns Use "74LS" or "74HC" gate Enable Pulse Width, High LevePWEH see Figs.1 and 2 450 - - ns Enable Rise and Delay Time *tER, tEF see Figs.1 and 2 - - 25 ns Address Setup Time, RS, R/W-E tAS see Figs.1 and 2 140
donÕt care. ORDERING INFORMATION PACKAGE TYPE NUMBER TEMPERATURE PINS PACKAGE MATERIAL CODE RANGE 74HC595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HCT595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HC595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HCT595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HC595DB
mal hervorkramen. Am selben Tag zogen wir in die Schillerstraße, um uns mit Fassung, Oszillator, 74F... und 74S... einzudecken. Möchtest Du noch mehr wissen?
hier gibt es alte NEWs: http://www.stcarchiv.de/hc1985/06_atarist.php *träum*
MC68HC11 microcontroller. The serial peripheral interface (SPI) on the MC68HC11 is configured for master Communication between two devices at a given clock speed is mode (MSTR) = 1,Clock polarity bit (CPOL)
bus for the NAT9914. In the example device, the GAL has a propagation delay of 15 ns. NAT9914 and M68HC11 CPU Read Timing Diagram >225 E >220 R / W >88 M68HC11 + >298 30 HC11 Send Address Address Data Receive Data AS >153 CE >250 >220 DBIN >63 NAT9914 Address <20 <80 D(0-7) Figure 2. GPIB Read Timing Diagram NAT9914 and M68HC11 CPU Write Timing Diagram >225 E >220 R / W >88 M68HC11 <108 >33 HC11 Data Address Data AS >135 CE >250 >88 NAT9914 WE Address Figure 3. GPIB Write Timing Diagram 5 Parts List Part Description Manufacturer
PDIP – N Tube of 25 SN74HC02N SN74HC02N Tube of 50 SN74HC02D SOIC – D Reel of 2500 SN74HC02DR HC02 Reel of 250 SN74HC02DT –40°C to 85°C SOP – NS Reel of 2000 SN74HC02NSR HC02 SSOP – DB Reel of 2000 SN74HC02DBR HC02 Tube of 90 SN74HC02PW TSSOP – PW Reel of 2000 SN74HC02PWR HC02 Reel of 250 SN74HC02PWT CDIP – J Tube of 25 SNJ54HC02J SNJ54HC02J –55 C to 125 C CFP – W Tube of 150 SNJ54HC02W SNJ54HC02W LCCC – FK Tube of 55 SNJ54HC02FK
donÕt care. ORDERING INFORMATION PACKAGE TYPE NUMBER TEMPERATURE PINS PACKAGE MATERIAL CODE RANGE 74HC595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HCT595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HC595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HCT595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HC595DB
SOES003 – AUGUST 1990 – REVISED JUNE 1991 APPLICATION INFORMATION VCC VCC VCC VCC 14 16 6 3 4 16 5 SN74HC4024 1/2 J K SN74HC153 OUT CLK Q CK 12 6 7 2 1 15 1 QA 11 5 C0 Y Output C TSL220 SN74HC76 QB C1 4 9 4 To P 2 QC 6 3 C2 5 CLR QD C3 14 A Range 7 B 2 Select Inputs 1 8 From P NOTE: Adjust C for useful
Unit min. typ. max. *) Important parameter! Enable Cycle Time tCYCE see Figs.1 and 21000 - - ns Use "74LS" or "74HC" gate Enable Pulse Width, High LevPWEH see Figs.1 and 2 450 - - ns Enable Rise and Delay Time *tER, tEF see Figs.1 and 2 - - 25 ns Address Setup Time, RS, R/W-E tAS see Figs.1 and 2 140 -
PDIP – N Tube of 25 SN74HC02N SN74HC02N Tube of 50 SN74HC02D SOIC – D Reel of 2500 SN74HC02DR HC02 Reel of 250 SN74HC02DT –40°C to 85°C SOP – NS Reel of 2000 SN74HC02NSR HC02 SSOP – DB Reel of 2000 SN74HC02DBR HC02 Tube of 90 SN74HC02PW TSSOP – PW Reel of 2000 SN74HC02PWR HC02 Reel of 250 SN74HC02PWT CDIP – J Tube of 25 SNJ54HC02J SNJ54HC02J –55 C to 125 C CFP – W Tube of 150 SNJ54HC02W SNJ54HC02W LCCC – FK Tube of 55 SNJ54HC02FK
donÕt care. ORDERING INFORMATION PACKAGE TYPE NUMBER TEMPERATURE PINS PACKAGE MATERIAL CODE RANGE 74HC595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HCT595N −40 to +125 °C 16 DIP16 plastic SOT38-4 74HC595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HCT595D −40 to +125 °C 16 SO16 plastic SOT109-1 74HC595DB
Unit min. typ. max. *) Important parameter! Enable Cycle Time tCYCE see Figs.1 and 21000 - - ns Use "74LS" or "74HC" gate Enable Pulse Width, High LevPWEH see Figs.1 and 2 450 - - ns Enable Rise and Delay Time *tER, tEF see Figs.1 and 2 - - 25 ns Address Setup Time, RS, R/W-E tAS see Figs.1 and 2 140 -
CTS, Busy=high, Ready=low * ;* PD3 EXSCL Aktivierung für XSCL. Dieser Pin aktiviert über ein * ;* 74HC02 den Schiebetakt für die Daten * ;* PD4 LP Latchpuls. Der Impuls läd die Daten aus dem Schiebe- * ;* register ins Display. Dient als HSync. * ;* PD5 FLM VSync für das LCD. Das LCD springt in die erste
;* PD6 VWR\ Write Enable für den SRAM. * ;* PD7 VRD\ Output Enable für den SRAM und XSCL über den 74HC32 * ;* für das LCD. Bei jedem Lesevorgang werden die Daten ins * ;* LCD geladen * ;* PE0 EnLCD Schaltet über einen PNP und einen NPN Transistor die * ;* LCD Spannung, damit im Falle eines Fehlers (
;* PD6 VWR\ Write Enable für den SRAM. * ;* PD7 VRD\ Output Enable für den SRAM und XSCL über den 74HC32 * ;* für das LCD. Bei jedem Lesevorgang werden die Daten ins * ;* LCD geladen * ;* PE0 EnLCD Schaltet über einen PNP und einen NPN Transistor die * ;* LCD Spannung, damit im Falle eines Fehlers (
;* PD6 VWR\ Write Enable für den SRAM. * ;* PD7 VRD\ Output Enable für den SRAM und XSCL über den 74HC32 * ;* für das LCD. Bei jedem Lesevorgang werden die Daten ins * ;* LCD geladen * ;* PE0 EnLCD Schaltet über einen PNP und einen NPN Transistor die * ;* LCD Spannung, damit im Falle eines Fehlers (
;* PD6 VWR\ Write Enable für den SRAM. * ;* PD7 VRD\ Output Enable für den SRAM und XSCL über den 74HC32 * ;* für das LCD. Bei jedem Lesevorgang werden die Daten ins * ;* LCD geladen * ;* PE0 EnLCD Schaltet über einen PNP und einen NPN Transistor die * ;* LCD Spannung, damit im Falle eines Fehlers (
SW 640x480 LCD, wie es in vielen alten * ;* Notebooks verbaut ist. * ;* Außer einem mega8515, einem 74HC32, dem 74x573 Adresslatch im Datenbus, * ;* und einem 64kB SRAM (mit 55ns oder schneller) werden keine weiteren * ;* Bauteile benötig. Neue Daten werden über ein paralleles Interface mit * ;* bis zu
Impuls an FT245 * ;* PD2 NC * ;* PD3 EXSCL Aktivierung für XSCL. Dieser Pin aktiviert über ein * ;* 74HC02 den Schiebetakt für die Daten * ;* PD4 LP Latchpuls. Der Impuls läd die Daten aus dem Schiebe- * ;* register ins Display. Dient als HSync. * ;* PD5 FLM VSync für das LCD. Das LCD springt in die erste
Impuls an FT245 * ;* PD2 NC * ;* PD3 EXSCL Aktivierung für XSCL. Dieser Pin aktiviert über ein * ;* 74HC02 den Schiebetakt für die Daten * ;* PD4 LP Latchpuls. Der Impuls läd die Daten aus dem Schiebe- * ;* register ins Display. Dient als HSync. * ;* PD5 FLM VSync für das LCD. Das LCD springt in die erste
Ein Low Impuls läd die Daten * ;* PD3 EXSCL Aktivierung für XSCL. Dieser Pin aktiviert über ein * ;* 74HC02 den Schiebetakt für die Daten * ;* PD4 LP Latchpuls. Der Impuls läd die Daten aus dem Schiebe- * ;* register ins Display. Dient als HSync. * ;* PD5 FLM VSync für das LCD. Das LCD springt in die erste
SW 640x480 LCD, wie es in vielen alten * ;* Notebooks verbaut ist. * ;* Außer einem mega8515, einem 74HC32, dem 74x573 Adresslatch im Datenbus, * ;* und einem 64kB SRAM (mit 55ns oder schneller) werden keine weiteren * ;* Bauteile benötig. Neue Daten werden über ein paralleles Interface mit * ;* bis zu
SW 640x480 LCD, wie es in vielen alten * ;* Notebooks verbaut ist. * ;* Außer einem mega8515, einem 74HC32, dem 74x573 Adresslatch im Datenbus, * ;* und einem 64kB SRAM (mit 55ns oder schneller) werden keine weiteren * ;* Bauteile benötig. Neue Daten werden über ein paralleles Interface mit * ;* bis zu
are Baud Rate Generator Chips such as the AY-5-8116, a more cheaper (and common)alternative is the 74HC4060 14-bit Binary Counter and Oscillator. The 74HC4060, being a 14 bit binary counter/divider only has outputs for some of it's stages. Only Q4 to Q14 is available for use as they have external connections
INTEGRATED CIRCUITS DATA SHEET For a complete data sheet, please also download: • The IC06 74HC/HCT/HCU/HCMOS Logic Family Specifications • The IC06 74HC/HCT/HCU/HCMOS Logic Package Information • The IC06 74HC/HCT/HCU/HCMOS Logic Package Outlines 74HC/HCT595 8-bit serial-in/serial or parallel-out
INTEGRATED CIRCUITS DATA SHEET 74HC4052; 74HCT4052 Dual 4-channel analog multiplexer, demultiplexer Supersedes data of 1997 Aug 27 2003 May 16 Philips Semiconductors Product specification Dual 4-channel analog multiplexer, 74HC4052; 74HCT4052
