FPGA mit 10/100 PHY?

@ André (Gast)

>Gibt es einen FPGA mit "eingebautem" PHY?

AFAIK nein. Nur mit MAC.

MFG
Falk

Hallo Andre,

Du meinst also ob es einen in einem FPGA nachgebildeten PHY gibt ?
Der PHY ist doch eigentlich der Hardwareteil der Netzwerkfunktion Deines 
Boardes(RJ-45 Stecker, Chipsatz).
Was durchaus vorkommt ist das es einen Phy ohne MAC gibt. Wie z.B. auf 
dem Xilinx Spartan 3E StarterKit.
Dieser (MAC) müsste dann im FPGA sythetisiert werden. Unter 
OpenCores.org gibt es so ein Projekt.Such mal nach "Ethernet MAC 10/100 
Mbps" finden.

Vielleicht ist Dir das ja auch schon bekannt ?


Gruß

Andreas

Uwe Bonnes wrote:
> @ André (Gast)
>
> Leider gibts FPGA mit MAC nur im BGA Gehaeuse, die Prototypen teuer und
> aufwaendig machen...

Dafür gibts doch Entwicklungsboards von den FPGA-Herstellern. Wir kaufen 
die immer und bauen unsere Prototypen "drumherum". Das große ML403 mit 
GBit-Ethernet und Virtex 4 z.B. kostet nichtmal 500 Euro. Spartan 3 
Boards sind noch viel günstiger.

Hallo leute..

kann jemand mir eine lösung von diesen aufgaben geben?


1. Das FPGA XC3 S 400 verfügt über 32 KB RAM (16 Blöcke zu je 2 KB), 16 
18-bit-Multiplizierer mit 50 MHz Operationsrate und ca. 8000 Logikzellen 
mit je einem 4-bit-LUT und einem Flipflop. Lässt sich mit diesen 
Ressourcen und einer geeigneten Implementierung (distributed arithmetic 
oder mit den vorhandenen Multiplizierern) ein sechskanaliges FIR-Filter, 
16-bit-Daten und Koeffizienten, Länge 1024, Samplerate 96 KHz 
realisieren? Alle Filterkanäle
verwenden dieselben Koeffizienten.
Hinweis: Ein Volladdierer benötigt 1 FPGA-Zelle und 1 ns.

2.Das FPGA XC3 S 200 verfügt über 24 KB RAM (12 Blöcke zu je 2 KB), 12 
18-bit-Multi-plizierer
mit 50 MHz Operationsrate und ca. 4000 Logikzellen mit je einem 
4-bit-LUT und einem Flipflop. Lässt sich mit diesen Ressourcen und einer 
geeigneten Implementierung (distributed arithmetic oder mit den 
vorhandenen Multiplizierern) ein sechskanaliges, symmetrisches 
FIR-Filter, 16-bit-Daten und Koeffizienten, Länge 1024, Samplerate 96 
KHz realisieren?

3.Ein 6-kanaliges FIR-Filter mit 96 KHz-Samplerate und 16-bit-samples 
und Koeffizienten soll mit dem ADSP 21262 ohne externen Speicher 
realisiert werden (gleiche Koeffizienten für alle Kanäle). Welche 
Filterlänge lässt sich mit der verfügbaren Rechenleistung und 
Speicherkapazität
realisieren? Hinweis: verwende schnelle Faltung.

@ André (Gast)

>Wäre es also möglich, einen PHY als IP core (Megafunction etc.) in einem
>FPGA zu implementieren?

Kaum. Schau dir mal an was ein PHY macht. Der setzt PHYsikalisch um, 
sprich von einer Spannung in eine andere (vereinfach gesagt). Das kann 
ein FPGA im Falle von Ethernet nicht wirklich, Trickschaltungen für 10 
Mbit/s ausgenommen.

MFG
Falk