Signal gleichzeitig lesen und schreiben / Verilog in VHDL einbinden

[Tilo (Gast)]

Hallo,

vielleicht hat ja jemand eine idee. Ich möchte ein rechenergebnis bei 
steigender flanke in ein arrayfeld schreiben aber das array gleichzeitig 
schieben...sprich es kommt zur multisource fehlern. hat jemand eine idee 
wie ich das elegant abändern kann.

zweite frage: wie kann ich eine Verilogdatei in VHDL code einbinden?

Danke

[Rick Dangerus (Gast)]

An welche Stelle ins Arrayfeld soll den Dein Ergebnis? An beliebige 
Stelle oder immer an die erste (z.B.)?

Mit welchen Synthesetools arbeitest Du? Xilinx-XST frißt Verilog und 
VHDL, man muß die Module der jeweils anderen Sprachen geeignet 
instantiieren.

Rick

[Tilo (Gast)]

Arbeite mit Xilinx ISE. ich weiss bloß nicht so recht wie ich die 
verilog datei includen muss und dann noch auf sie drauf zuzugreifen. 
stell mir das so vor als wenn ich ne komponente einbinde oder seh ich 
das falsch? das mit dem array hat sich erledigt. mach es nun statisch 
und nicht generisch. trotzdem danke

[Rick Dangerus (Gast)]

Ok. Für Xilinx gibt es den XST user guide (xst.pdf). Da steht ein 
Kapitel über mixed-Synthese und deren Einschränkungen drin.

Das mit der Komponente siehst Du schon ganz richtig so. Hast Du denn 
schon die betroffenen Dateien zu Deinem Projekt hinzugefügt?

Unter ISE kannst Du Dir mit "Design Utilities" -> "View HDL 
Instantiation Template" (mit RMT -> Properties verilog oder VHDL 
auswählen) die nötigen Quelltextzeilen generieren lassen.

Rick