Hilfe zur Digitalsignalsprozessoren Aufgaben

Hallo Leute,
kann jemand mir helfen, diese aufgaben zu lösen.

1. Das FPGA XC3 S 400 verfügt über 32 KB RAM (16 Blöcke zu je 2 KB), 16 
18-bit-Multiplizierer mit 50 MHz Operationsrate und ca. 8000 Logikzellen 
mit je einem 4-bit-LUT und einem Flipflop. Lässt sich mit diesen 
Ressourcen und einer geeigneten Implementierung (distributed arithmetic 
oder mit den vorhandenen Multiplizierern) ein sechskanaliges FIR-Filter, 
16-bit-Daten und Koeffizienten, Länge 512, Samplerate 96 KHz 
realisieren? Alle Filterkanäle verwenden dieselben Koeffizienten.

2. Skizzieren Sie eine kostengünstige Realisierung eines sechskanaligen, 
symmetrischen FIRFilters.Alle Kanäle verwenden dieselben 
16–bit–Koeffizienten und 16–bit- Samples mit der Ein- und Ausgangsrate 
96 KHz. Begründen Sie Ihre Wahl !

3.Eine FIR–Filterung der Länge 1024 mit 16–bit–samples soll mit Hilfe 
der schnellen Faltung auf einem Fließkomma–DSP ausgeführt werden. 
Bestimmen Sie den Speicherbedarf in Bytes für die benötigten 
Datenpuffer.

4.Das FPGA XC3 S 400 verfügt über 32 KB RAM (16 Blöcke zu je 2 KB), 16 
18-bit-Multiplizierer mit 50 MHz Operationsrate und ca. 8000 Logikzellen 
mit je einem 4-bit-LUT und einem Flipflop. Lässt sich mit diesen 
Ressourcen und einer geeigneten Implementierung (distributed arithmetic 
oder mit den vorhandenen Multiplizierern) ein sechskanaliges, 
symmetrisches
FIR-Filter, 16-bit-Daten und Koeffizienten, Länge 1024, Samplerate 96 
KHz realisieren?.

5.Kann die Verarbeitungsaufgabe in 4) auch von einem einzelnen 
21262-Prozessor aus der Sharc-Familie geleistet werden?

6.Bestimmen Sie den Daten- und Koeffizienten Speicherbedarf für die 
Filteraufgabe in 4) / 5)bei Anwendung der schnellen Faltung.

7. Geben Sie eine Schrittfolge zur Berechnung eines FIR-Filters an, bei 
der in jedem Schritt eine Multiplikation und (nur) ein Speicherzugriff 
erfolgen, indem geladene Daten und Koeffizienten in Registern 
zwischengespeichert und für die Berechnung von zwei Filteroutputs 
verwendet werden. Wie viele Register werden benötigt, und wie werden sie
initialisiert?

8.Der ADSP-21262 Sharc operiert mit 200 MIPS, führt SIMD-Operationen mit 
zwei Rechenwerken aus und verfügt über 256 KB internen Speicher. Prüfen 
Sie, ob er in Echtzeit ein sechskanaliges, symmetrisches FIR-Filter der 
Länge 2048, der Samplerate 96 KHz, 16-bit Eingangs- und 
24-bit-Ausgangsdaten berechnen kann. Reicht der interne Speicher?

9.Das FPGA XC3S200 verfügt über 24 KB RAM, verteilt auf 12 Blöcke zu je 
2 KB, und 12 18-bit-Multiplizierer, die mit 50 MHz betrieben werden 
können. Lässt sich mit diesen Ressourcen ein sechskanaliges, 
symmetrisches FIR-Filter, 16-bit-Daten, 96 KHz Samplerate, Länge 1000 
realisieren?