Problem mit der Zuweisung von Prameters bei generate

ghdl spuckt Folgendes aus:

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enigma.vhd:272:58: cannot associate in signal interface "read_address" with actual port of mode out

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enigma.vhd:272:71: cannot associate in signal interface "read_enable" with actual port of mode out

Ich würde ja leserlicherweise explizit hinschreiben, welches Signal auf 
welchen Port gemapt wird:

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port map (

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  clock => clock, 

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  data_in => data_in, 

4

  loaded => loaded, 

5

  hit => hit, 

6

  data_out => data_out, 

7

  reset => reset, 

8

  init => init,

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  -- die fehlen noch bei Dir:

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  read_address => x"00",

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  write_enable => '0',

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  read_enable => '0',

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  lookup => '0',

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  rotate => '0'

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);

Bei den generics übrigens auch. Es geht nur selten aus der Komponente 
hervor, in welcher Reihenfolge die Ports sind.

Rick

Vielen Dank für die Antwort.
Die Zuweisungen wollte ich noch hinzufügen.
Versuch mich aber erst seit kurzem an VHDL.
Wer oder was ist ghdl ?
Wo kriegt man das ? Was kostet das ? Und was kann man damit machen ?
Ich hoffe ich kriege dieses grössere Beispiel (Enigma) hin und später 
auch auf das Spartan Board.

Bis demnächst in dieser Galaxis

http://ghdl.free.fr

Ist ein OpenSource VHDL Simulator