Ich bastle (Von Programmieren kann man noch nicht reden) immer noch an meiner kleinen Enigam Maschine in VHDL. Nun habe ich eine Entity rotor und eine Entity rotor_array (Ja, alles klein geschrieben). In der Entity rotor_array werden mittels generate mehrere Rotoren erzeugt. Da die Verarbeitung sequentiell erfolgen soll (Ein Rotor nach dem anderen) und die Rotoren einzeln mittels read_enable, write_enable und lookup selektiert werden, sollen die Ausgänge data_out, error und restart "verodert" werden. Aus den drei Möglichkeiten tristate, multiplexer und logische Verknüpfung habe ich mir diese ausgesucht. Das entspricht natürlich nicht dem originalen Aufbau der Maschine. Das Design ist synthetisierbar (Mal abgesehen von den Warnings), sieht jedoch nicht so aus wie erwartet. Leider sind einige Ausgänge unbelegt. Warum ??? Danke
Hast Du das Design mal simuliert? Hast Du eine Testbench dazu? (Ohne mag ich es mir nicht anschauen.) Rick
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