Problem beim Simulieren

kristian Gast #889696
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Hallo,

ich versuche grad folgendes Beispielprogramm aus einem Online VHDL 
Tutorial zum Laufen zu bekommen und habe dabei ein Problem. Das 
Comilieren funktiniert problemlos aber beim Simulieren erhalte ich 2 
Warnungen und 2 Errormeldungen:

Warning:Simulator:29 - at 0 ns: Warning: No entity is bound for inst
   Buzzer_Testbench/UUT/U0 of Component NOT1
WARNING:Simulator:29 - at 0 ns: Warning: No entity is bound for inst
   Buzzer_Testbench/UUT/U1 of Component NOT1
ERROR:Simulator:19 - Instance /Buzzer_Testbench/UUT/U2/ attempts to 
connect to a
   formal port named in1 which does not exist in the instantiated module 
AND2.
ERROR:Simulator:34 - Elaboration failed.
This is a Lite version of ISE Simulator.

Die online-Hilfe von Xilinx hilft mir hier nicht weiter. Weiss jemand 
Rat?

1
library ieee;

2
use ieee.std_logic_1164.all;

3
use ieee.std_logic_arith.all;

4
use ieee.std_logic_unsigned.all; 

5


6


7
-- comments: example of the buzzer circuit of fig. 2

8


9
entity BUZZER is

10
  port (DOOR, IGNITION, SBELT: in std_logic;

11
      WARNING: out std_logic);

12
end BUZZER;

13


14


15
architecture structural of BUZZER is

16
-- Declarations

17


18
  component AND2

19
    port (in1, in2: in std_logic;

20
        out1: out std_logic);

21
  end component;

22


23
  component OR2

24
    port (in1, in2: in std_logic;

25
        out1: out std_logic);

26
    end component;

27
  

28
  component NOT1

29
    port (in1: in std_logic;

30
        out1: out std_logic);

31
  end component;

32


33
-- declaration of signals used to interconnect gates

34


35
  signal DOOR_NOT, SBELT_NOT, B1, B2: std_logic;

36
  begin

37
  -- Component instantiations statements

38
    U0: NOT1 port map (DOOR, DOOR_NOT);

39
    U1: NOT1 port map (SBELT, SBELT_NOT);

40
    U2: AND2 port map (IGNITION, DOOR_NOT, B1);

41
    U3: AND2 port map (IGNITION, SBELT_NOT, B2);

42
    U4: OR2  port map (B1, B2, WARNING);

43
end structural;
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Rick Dangerus Gast #889789
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Du verwendest die folgenden Komponenten:
1
  component AND2

2
    port (in1, in2: in std_logic;

3
        out1: out std_logic);

4
  end component;

5


6
  component OR2

7
    port (in1, in2: in std_logic;

8
        out1: out std_logic);

9
    end component;

10
  

11
  component NOT1

12
    port (in1: in std_logic;

13
        out1: out std_logic);

14
  end component;


Aber ohne zusagen, in welcher Bibliothek die stehen.

Rick

P.S., Wo wir gerade bei Bibliotheken sind:
Ersetze mal diese unsaubere Xilinx-Template-Vorgabe:
1
-- use ieee.std_logic_arith.all;

2
-- use ieee.std_logic_unsigned.all; 

3
use ieee.numeric_std.all;
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