Gast
#892804
Hallo, Ich hab hier einen FPGA an den zwei Phys für Ethernet über RMII angeschlossen sind. Nun möchte ich Daten unverändert durch die Phys leiten, also von Phy1 nach Phy2 und umgekehrt. Leider gibt es momentan Probleme, da die Daten aus irgendeinem Grund verändert werden. Manchmal ändert sich auch die Geschwindigkeit der Phys von 10 auf 100Mbps und umgekehrt, ohne irgendeinen Grund. Für die Datenübertragung habe ich den zwei Bit breiten Bus der beiden Schnittstellen verbunden. Phy1_RX[1..0] mit Phy2_TX[1..0] und Phy2_RX[1..0] mit Phy1_TX[1..0]. Das DataValid (DV) Signal der Phy1 gebe ich direkt an den TX Enable Pin (tx_en) von Phy2. Das gleiche gilt für das dv Signal von Phy 2. Bei RMII muss der Clock anscheinend intern vorgegeben werden. Daher lege ich an die tx_clk Pins beider Phys das interne 50MHz Signal an. Meine Vermutung ist, dass man das DV Signal nicht direkt auf das tx_en geben darf. Aber ich weis da nicht was ich anders machen kann. Außerdem habe ich jetzt auch keine FIFOs in der Datenleitung eingebaut, da ja alles mit dem gleichen Tackt von 50MHz läuft, den ich intern vorgebe. Wo könnte das Problem liegen?