Gast
#894577
Hallo, ich hoffe bei euch schnelle Hilfe auf mein Problem zu finden; VHDL-Foren scheinen ja recht rar zu sein. :-( Das Problem ist folgendes: Der Eingabewert dataIn des Prozesses ist ein std_logic_vector(count*size - 1 downto 0). Dieser läßt sich in count gleichgroße Untervektoren zerlegen, auf die jeweils eine Funktion convert angewendet werden soll. Der Ausgabevektor dataOut ist genauso groß wie der Eingabevektor. Bei der Simulation bekomme ich nun aber einen Fehler in der convert-Funktion: Index 0 out of range (9 downto 5). Offenbar kommt dort als Eingabe ein Vektor an, dessen Range nicht wie gewünscht (size-1 downto 0) ist, sondern das Original-Range aus dem Vektor dataIn. Welche Möglichkeiten gibt es nun, dieses Problem zu beheben?
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Viele Grüße, Matthias