Hallo allerseits Habe eine Frage zu Fets, die ich mir leider nicht selbst erklären kann bzw. liefert Tietze/Schenk nur bla bla und keine genaue Auskunft. Wie funktioniert Grundsätzlich die Arbeitspunkt Einstellung beim Fet, was ist zu beachten. Bzw. habe ich zwar so etwas wie eine Ausarbeitung bekommen, doch irritiert sie mich mehr als sie mir beibringt. Generell interessiert mich nur wie man den Arbeitspunkt bei n Kanal JFet, und depletion/enhancement Mosfet einstellt. Mfg, awesome
Was soll der FET denn machen? Was sollen die Randbedingunegn denn sein ?
Da fängt es ja schon an, mir fehlt hier grundsätzlich das Verständnis, und Tietze Schenk hilft auch nicht wirklich weiter. Ich weiß zwar wie Halbleiter-theoretisch alles Funktioniert. UGS steuert UDS, Widerstand wird größer bis zum Stromquellenbereich etc. Aber dann geht nichts mehr Was macht der Arbeitspunkt ? Sagt er mir wo im Kennlinienfeld ich mich befindet, wie groß der Id ist wie groß Uds ist/sein darf ? Ich hab mal das Doc File hochgeladen http://rapidshare.de/files/39719535/FETAP_Wordneu.DOC.html Alles für n Kanal Typen soll ich können .. leider versteh ich nichts ..
j-fet verhält sich etwa wie ne triode (falls dir das was sagt) mosfet is anders, depl.mosfet in etwa wie j-fet, nur dass auch pos. gate-spg. möglich ist enh.mos sind die "üblichen" mosfets, ab zb 4V am gate zieht er zunehmend strom guck dir mal die datenblätter und dort die v-gs / Id kurven an von bf245 bf964 irf530
Hallo für den Arbeitspunkt mußt du die umgebende Schaltung kennen. Willst du z.B. einen linearen Verstärker bauen brauchst du einen Arbeitswiderstand am Drain. Der FET soll im Arbeitspunkt den gleichen Widerstand haben wie der Arbeitswiderstand. Aus der Kennlinie erhältst du dann Ugs. Wenn du den Bereich der Kennlinie nimmst in dem sie linear ist kannst du deinen Arbeitswiderstand bestimmen. Die Aussteuerbarkeit deines Verstärkers liegt dann in dem Bereich wo die Kennlinie linear ist. Für eine Schaltstufe wirst du den Arbeitspunkt dahin legen wo die Kennlinie nicht linear ist und der FET mit wenig variation von Ugs den Widerstand der SD-Strecke stark ändert. Nimm die mal eine Grundschaltung vor und rechne sie nach. PS: in meinem Tietze/Schenk ( 5te Auflage ) ist das gut beschrieben.
n-jFets brauchen eine negative Gatespannung. Bei 0V Ugs sind sie relativ
niederohmig, bei -5 ... -10V (je nach Typ, siehe Datenblatt ->
Transfercharakteristik) sind sie praktisch hochohmig.
Deshalb ist deren Grundbeschaltung so:
- einen (auch durchaus hochohmigen) DC-Pfad von Gate nach GND mittels
RG. Große Widerstände produzieren hier mehr Rauschen, kleine belasten
die an das Gate angeschlossene Quelle. Kompromiss ist notwendig - je
nach Anwendung. Falls die Quelle gleichspannungsfrei ist und einen
DC-Pfad nach Masse hat (z.B. Rahmenantenne, ein Trafo, ein dyn.
Mikrofon), kann man RG weglassen.
- einen Widerstand RS von Source nach GND
- einen Arbeitswiderstand RD von Drain nach V+
V+
|
| |
| |RD
|
|-+------
+---|
| |-+
| | | |
| |RG | |RS
| |
--+-----+------- GND
Man nimmt die Transfercharakteristik-Kurve aus dem Datenblatt. Dort
sieht man z.B. dass für einen Drainstrom von 5mA eine Ugs von -2V
notwendig ist.
Also wird der Sourcewiderstand zu 2V/5mA = 400 Ohm. Dadurch hebt sich
das Potential der S auf 2V, das Gate liegt quasi auf Masse und die
Bedingungen stimmen.
RD berechnest du dann so, dass U_RD und U_DS etwa gleich groß sind,
damit ein maximal großer Aussteuerbereich möglich wird.
Beispiel bei V+ =10V:
Da noch 8V übrig sind zwischen V+ und Source, wird der RD so
dimensioniert, dass bei 5mA die Hälfte, also 4V, an RD liegen. RD =
4V/5mA = 800 Ohm.
Die Verstärkung ist nun leider nur noch RD/RS, aber durch
Parallelschalten eines C über RS wird sie wieder groß. Oder durch
Vergrößern von RD. Dann wird aber der Arbeitspunkt auch weiter unten
liegen - bei Kleinsignalaussteuerung ist das aber kein Problem. Ev.
zusätzlich V+ größer machen.
du bist student, hm? titze/schenk ist zu "praktisch" für dich. versuchs doch mal in ner vorlesung zu schaltungstechnik
>du bist student, hm? titze/schenk ist zu "praktisch" für dich. versuchs >doch mal in ner vorlesung zu schaltungstechnik Was für ein überflüssiges Kommentar. Manchmal wunderts mich echt woher manche Leute ihre Vorstellungen haben.
Die AppNotes von Vishay/Siliconix sind brauchbare Literatur: http://www.vishay.com/fets-small-signal/ssfanp/ Arno
Hallo HildeK Ich muß auch die Widerstände berechnen von der Schaltung die du gezeichnet hast. Es sind die Werte U, Idss, Vp, Uds und Id gegeben. Als erstes habe ich angenommen dass Rg=0 Ohm ist. So habe ich Rd und Rs berechnet. Jetzt fehlt mir aber noch der Wert für Rg, wie könnte ich den berechnen. MfG
Hier wird fast immer als Standardwert 1MOhm genommen. Rg kann auch größer gewählt werden, der Spannungsabfall durch den Gate-Leckstrom verschiebt aber bei zu großen Widerständen den Arbeitspunkt. Als Anhaltswert für das Maximum habe ich mal 0,5V bei maximalem Igss gelesen. Arno
FET (Gast) schrieb: >Jetzt fehlt mir aber noch der Wert für Rg, wie könnte ich den berechnen. Rg braucht nicht berechnet werden. Idealerweise fließt durch das Gate kein Strom, real natürlich ein sehr kleiner - im nA-Bereich und mit der Temperatur steigend. (BF245: 5nA(25°C) ... 500nA (125°C)). Bei normalen Temperaturen sind wir jenseits von der Grenze, wo das ein Rolle spielt, selbst ein Gatewiderstand von 1Meg verursacht nur eine Verfälschung am RS von 5mV (25°C). Ich vermute aber sogar einen Ausgleich, so dass im Endeffekt noch weniger übrig bleibt. Deshalb der pauschale Rat: nimm einen Widerstand, der so klein wie möglich ist, der aber die Quelle kaum belastet. Der absolute Wert geht in den Arbeitspunkt praktisch nicht ein. Notwendig ist der Rg nur, wenn das Gate kapazitiv angekoppelt wird, bei einem Anschluss eine niederohmigen Quelle (z.B. dyn. Mikro) braucht man weder C noch den Rg.
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