Hallo,
steh hier grad völlig auf dem Schlauch,
der unten dargestellte Code simuliert einen Volladdierer der aus zwei
Halbaddierern aufgebaut ist.
Aus irgendeinem Grund ist das Ausgangsignal von Cout bei bestimmten
Eingangssignalen fehlerhaft. Ich benutze den ISE9.2i
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 |
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4 |
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5 | entity Fulladder_Sourcefile is
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6 | Port ( A : in STD_LOGIC;
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7 | B : in STD_LOGIC;
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8 | Cin : in STD_LOGIC;
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9 | Sum : out STD_LOGIC;
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10 | Cout : out STD_LOGIC);
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11 | end Fulladder_Sourcefile;
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13 | architecture Behavioral of Fulladder_Sourcefile is
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14 | signal int1, int2, int3: std_logic;
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15 |
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16 | begin
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17 |
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18 | P1: process (A, B)
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19 | begin
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20 | int1<= A xor B;
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21 | int2<= A and B;
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22 | end process;
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23 |
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24 | P2: process (int1, int2, Cin)
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25 | begin
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26 | Sum <= int1 xor Cin;
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27 | int3 <= int1 and Cin;
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28 | Cout <= int2 or int3;
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29 | end process;
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30 | end Behavioral;
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Bei A=0, B=0 und Cin=1
liefert die Simulation für Cout eine 1 obwohl int1 und int2 jeweils 0
sind.
Liegt das evt. an fehlerhaften Einstellungen in der Software selbst oder
was könnte hier der Grund sein
Danke für eure Hlfe
gruß
Kristian
