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Forum: FPGA, VHDL & Co. Max. Clockfrequenz. (Verständnissproblem)


Autor: FPGA-Neuling (Gast)
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Guter Tag!

In meinem design benutze ich einen Clock von 56MHz.
In Synthesis Report steht:
Timing Summary:
---------------
Speed Grade: -5

   Minimum period: 15.654ns (Maximum Frequency: 63.881MHz)
   Minimum input arrival time before clock: 5.745ns
   Maximum output required time after clock: 6.825ns
   Maximum combinational path delay: 5.577ns

Was ist mit "Maximum Frequency" gemeint???
Ist die Frequenz meines Designs schon fast an der Grenze???

MfG

Autor: Matthias F. (flint)
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Ja, aber das sollte dich nicht beunruhigen. Es kann sein, dass mit 
deutlich mehr Zeitaufwand bei Place-and-Route eine deutlich höhere 
Frequenz herauskommt, aber wozu, wenn du eh nur 56MHz brauchst.

Noch dazu sind das worst-case-Angaben für die schlimmsten Werte bei 
Temperatur, Versorgungsspannung und Herstellungsprozess, also ist da 
meistens noch mehr Luft drinnen.

Beim Xilinx PCIe Core hatte und habe ich immer so beruhigende Slacks von 
0 bis 4 Picosekunden, aber es hat bis jetzt noch immer funktioniert.

Autor: istnichtegal (Gast)
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Weil das tool bei der Berechnung des slacks DAS ausgibt, was jenseits 
der Sicherheitsgrenze liegt, wleche wiederum ja auch einiges an Reserve 
benötigt.

Autor: Christian R. (supachris)
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Wir hatten selbst bei randvoellen CPLDs von Xilinx (511 von 512 
Makrozellen belegt) und einem Slack von -2 ns (14,5ns für einen 80MHz 
Takt) nach dem Routen keine Ausfallerscheinungen. Nicht mal im 
Klimaschrank. Da haben die Jungs offensichtlich einiges an Reserve 
eingebaut. Sieht man auch in der Timing-Simulation dann...

Autor: Rad Schläger (Gast)
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Die Angabe maximale taktfrequenz kannst du meist vergessen. Die Tools 
ermitteln diese normalerweise nicht. Es funktioniert so, dass man eine 
Taktfrequenz vorgibt und die Tools hören auf sobald diese erreicht wird. 
Dann wird nach dem schnellsten (kürzesten) Pfad gesucht und das als 
höchste Taktung angegeben. Das heist aber nur, das dieses Bit-Image 
nicht schneller als angegeben betrieben werden sollte. Dein design kann 
u. U. besser. Aber dazu musst das constraint für die Taktung hochsetzen, 
also z.B 100 MHz. Dann strengen sich die tools an und versuchen die 
tools es zu schaffen. Wenn das timing nicht erreicht wird, kann man die 
Optimierung einschalten. Wenn das auch nicht mehr hilft, hast du die 
maximale Taktfrequenz ermittelt. Also das constraint soweit hochsetzten 
bis es die Meldung (timing constraint not meet) ausgegeben wird, das 
nächstniedrige timingconstraint ist die maximal mögliche für DEin 
Design.

Und die Angaben sind für worst case szenarien, wenn also Übertakten im 
Klimaschrank fehlerfrei läuft, heisst es noch nicht das es an den 
Grenzen der Betriebsspannung läuft. Und zu dem Moment in dem 
unerwarterweise alle Ausgänge von 0 auf '1' oder v. '1' auf '0' schalten 
....

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