ich find einfach den fehler nich (VHDL)

hallo,

ich hab hier mal nen codeausschnitt gepostet, wo mir xilinx ise 10.1 den 
folgenden fehler zu anmerkt:

ERROR:HDLParsers:164 - "C:/Eigene_Datein/Mentor 
Graphics/Testprojekt/2008_06_25_Control0/Catapult/Solution_1/first_test/ 
rtl.vhdl"  Line 776. parse error, unexpected GENERIC, expecting OPENPAR 
or TICK or LSQBRACK

diese Line 776 ist die Zeile mit den GENERIC MAP.

Die Komponente "mgc_in_wire" is in der Datei "mgc_ioport_comps" in der 
Library "mgc_hls". alles auch soweit vorhanden und eingebunden. der code 
enspringt übrigens einer automatischen code generierung und wurde nicht 
per hand erstellt und ich weiss einfach nich warum er da nen fehler 
anmeckert. für mich sieht das gut aus. aber vielleicht fällt euch ja was 
auf.

thx

  SIGNAL 
Control0_step_Control0_step_proc_1_Control0_Y_rsc_mgc_out_stdreg_d : 
STD_LOGIC_VECTOR
      (15 DOWNTO 0);

BEGIN
  -- Default Constant Signal Assignments

  Control0_U_Input_rsc_mgc_in_wire : 
mgc_hls.mgc_ioport_comps.mgc_in_wire
    GENERIC MAP(
      rscid => 7,
      width => 16
      )
    PORT MAP(
      d => Control0_U_Input_rsc_mgc_in_wire_d_1,
      z => Control0_U_Input_rsc_mgc_in_wire_z
    );
  Control0_U_Input_rsc_mgc_in_wire_d <= 
Control0_U_Input_rsc_mgc_in_wire_d_1;
  Control0_U_Input_rsc_mgc_in_wire_z <= Control0_U_Input_rsc_z;