Modelsim Testbench in VHDL

Du brauchst eine leere Entity ohne Ports, die Dein Design als Komponente 
einfügt. Ferner benötigst du noch den Rest des PCB, z.B. Clock 
Generator, Prozessor, Serielle Bausteine etc.

Diese werden als Funktionelle Bausteine / Modelle implementriert, z.B. 
kann ein Clock Generator nur aus aus einem Prozess bestehen, wo ein 
Signal per wait auf 0 und 1 geschaltet wird.

Xilnix baut doch automatische Testbenches um die entites herum, da 
schaust du am Besten mal.

http://ghdl.free.fr/ghdl/A-full-adder.html#A-full-adder

Du kannst dir mit Modelsim das Grundgerüst der Testbench generien lasse.
rechtsklick -> show language templates -> create Testbench.
hier auswehlen für welche entity er die bench erstellen soll. fertig.
nun brauchst du nur noch die signale generieren.

process
  begin
   loop
    input <= '1';
    wait for 10 ns;
    input <= '0';
    wait for 10 ns;
   end loop
end process;

Danke für den Tip, das habe ich auch soweit gefunden. Wenn ich dann eine 
Testbench erstellen lassen will, muss ich eine Design Unit angeben. Da 
finde ich meine vhdl Datei jedoch nicht. Wie kann ich meine VHDL dort 
einbinden?

Danke!

Ahso,ok erst ein projekt erstellen. Reicht es, wenn ich nur die Dateien 
zum Modelsim Projekh hinzufüge, die ich auch simulieren möchte? Oder 
muss ich alle anderen vhdl dateien auch hinzufügen? Den NIOS 
beispielsweise möchte ich nicht simulieren.

Danke!

Hallo,

Also ich habe jetzt ein Projekt angelegt, wo meine VHDL Datei importiert 
wurde. Diese Datei kann ich dann auch ohne probleme im ModelSim 
kompilieren. Leider finde ich jetzt die option mit den language 
templates nichtmehr wieder.