Hallo Leute!
Ich soll mit einem FPGA eine Frequenz von 20KHZ auf 4KHZ runterteilen.
Die steigende Flanke kann für eine Erkennung nicht verwendet werden,
weil sie zu langsam ansteigt.
Die fallende Flanke ist steil genug.
Dies ist dadurch erkennbar, wenn ich meinen Prozess auf eine fallende
Flanke abfrage, dann passt die Ausgangsfrequenz von 4KHZ.
Wenn ich jedoch auf die steigende Flanke triggere, dann erkennt der FPGA
so manche steigende Flanke nicht als Flanke. Das Ergebnis ist dann auf
dem Oszi erkennbar.
Das Problem bei dem Ganzen ist, dass sich das heruntergeteilte
Ausgangssignal von 4KHZ bei einer positiven Eingangsflanke ändern soll
und nicht bei einer Negativen.
Der jetzige VHDL-Code fragt auf eine negative Flanke ab.
1 | count: process(clk_sig,rst)
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2 | begin
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3 | if rst=ein then
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4 | counter<=0;
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5 | clk_out<='0';
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6 | led<='0';
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7 | elsif clk_sig'event and clk_sig='0' then
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8 | led<='1';
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9 | counter<=counter+1;
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10 | if counter=0 then
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11 | clk_out<='1';
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12 | end if;
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13 |
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14 | if counter=2 then
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15 | clk_out<='0';
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16 | end if;
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17 |
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18 | if counter=4 then
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19 | counter<=0;
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20 | end if;
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21 |
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22 | end if;
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23 |
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24 | end process count;
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Ich hätte auch schon versucht das Clock-Eingangssignal über einen
Inverter laufen zu lassen, in der Hoffnung, dass die positve Flanke
hierdurch wieder hergestellt wird.
Wie könnte man das Problem lösen?
Danke für eure Antworten.
Tschüss und schönen Tag noch.
Martin
