Signal teilen

Christian Gast #927207
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Hallo möchte eigentlich "nur" ein Signal wie folgt teilen:

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signal v_adc2_i_limit, v_dac1_data : integer := 0;

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.

3
.

4
.

5
v_dac1_data <= v_adc2_i_limit/24;


Die Simulation funktioniert, doch die Synthese will einfach nicht gehen 
und bring (Xilinx ISE) diese Fehlermeldung:
Operator <DIVIDE> must have constant operands or first operand must be 
power of 2

Vielleicht kann mir jemand weiterhelfen?

P.S. wenn ich durch 4 teile geht es ?:-)?
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joep Gast #927248
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Für welches Bauteil führst du die Synthese aus? Kann es sein, dass der 
anstatt einer echten Division nur einen Shift macht? Das würde das "must 
be
power of 2" erklären und auch dass es, wenn du mit 4 teilst, 
funktioniert.
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Jörg Gast #927252
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Eine synthetisierbare Division mit beliebigen Divisor gibts nicht,
Ausnahmen sind Teiler wie 2,4,8,16,..; eben power of 2 Teiler.

Abhelfen kannst Du Dir aber durch Approximationen wie z.B.
1/24 = a/256 mit a ~= 256/24 = 10.66.. =~ 10. Mit 10 = 8 + 2
ergibt sich dann (value*8 + value*2)/256, d.h. nur einfache
Shift-Operationen und eine Addition. Statt 256 als Basis lässt
sich auch 512,1024,..(power of 2) einsetzen, je grösser die
Basis ist, desto weniger hast Du dann allerdings von Deinem
Wertebereich ohne Überläufe zu bekommen.


Gruss

Jörg
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Falk B. #927319
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@ Mike (Gast)

>Er könnte auch einfach mit 1/24 (*Faktor) multiplizieren... Wenn der
>Faktor dann noch durch 2 teilbar ist, dann muss man beim Produkt einfach
>nur ein paar Bits entsorgen.

Richtig, siehe Festkommaartihmetik

Einfach 1/14 * 2^16 = 2730,66 ~ 2731 rechen und geschickt 
"zurückschieben"

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signal tmp: std_logic_vector(39 downto 0);

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tmp<=v_adc2_i_limit*2731; 

4
v_dac1_data <= tmp(39 downto 16);


MfG
Fal
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