Synchronisierung zweir Daten-/Timingdomänen

Hallo zusammen

Ich habe ein generelles Verständnissproblem bezüglich der Clock-Domains 
innerhalb eines FPGA, bzw. wie man damit umgeht. Eines vorweg, ich 
arbeite mich gerade erst in die Thematik VHDL/FPGA ein.

Bsp:
Man hat eine externe Signalquelle, die kontinuierlich digitale Daten zum 
FPGA Sendet mit einem Takt C1 und einen DDR2 Controller im FPGA, der mit 
der Frequenz C2 betrieben wird (Habe gelesen, 133MHz wäre realistisch), 
der diese Daten speichern soll und an einen anderen Process übergeben 
soll.

Wie würde man diese 2 Clock-Domains zusammenführen? Ein FiFo? Hier 
verstehe ich aber nicht, wie man das mit den 2 verschiedenen Clocks in 
den Fifo integriert. Oder gibt es hier eine ganz andere Technik?

Grüß
Mathias