Guten Tag allerseits
Wie krieg' ich in Protel DXP Kurzschlüsse obtisch angezeigt?
Keine Ahnung, wie es mir gelungen ist, diesen Kurzschluss zu produzieren
(siehe Beilage) und erst, als ich die Slave-MCU nicht programmieren
konnte, stiess ich drauf.
Okay; Tools -> Design Rule Check waere die eine Lösung. Gibt es aber
nicht was optisches? So wie bei "Find similar objects", wo der
Hintergrund matt wird und die gesuchten Objekte einem ins Gesicht
springen?
MfG
Hi,
es gibt doch den Online Rule Check, der hätte das eigentlich merken
müssen. Entweder hast du ihn deaktiviert oder die Error Marker
abgeschalten.
Jetzt muss ich mal schnell grübeln, wo man was einschaltet, ich hab
Protel nur in der Firma :)
1. Die ErrorMarker schaltest du in dem Menü ein, in dem du auch die
Layer ein- und ausschaltest
2. Den Online Rule Check für die unterschiedlichen Rules kannst du
einstellen, wenn du T D drückst (glaube ich, wenn nicht, dann wars D R),
dann bekommt du eine Liste der Rules. Wenn du den obersten Eintrag der
Liste anklickst, bekommst du in der rechten Seite des Fensters die
Möglichkeit, Haken für den Online Rule Check und den normalen Design
Rule Check zu aktivieren. Bei Online/Short Circuit solltest du einen
Haken setzen. Der Fehler wird dir erst angezeigt, wenn du z.B. das VIA
bewegst.
BTW, du solltest abschließend, bevor du ein Layout produzierst, einen
vollen RuleCheck machen (T D R), hast du das nicht gemacht? Dann hätte
es dir auffallen müssen. Oder hast du etwa die ShortCircuit Rule
gelöscht?
Ralf
Servus Ralf,
Danke für die Antwort. Wie Du richtig vermutet hast, ist bei mir der
"DRC-Error Marker" nicht aktif.
Dies deshalb, weil sobald ich den einschalte, ca. 80% meiner Platine als
fehlerhaft angezeigt wird. Ich vermute, dass Protel Ueberschneidungen
von Top-Overlay und Top-Layer nicht toleriert.
Und im Design -> Rules ist es mir nicht gelungen, diese Regel zu
definieren.
Damit Du 'ne Vorstellung hast, wie es mit dem eingeschaltetem
ErrorMarker aussieht.
Der Grund, warum GND nicht geroutet ist: Ist ein Polygon, den ich z.Zt.
ausgeschalet habe.
Hi,
> Dies deshalb, weil sobald ich den einschalte, ca. 80% meiner Platine als> fehlerhaft angezeigt wird. Ich vermute, dass Protel Ueberschneidungen> von Top-Overlay und Top-Layer nicht toleriert.
Nope, nicht richtig. Top-Overlay verursacht in Verbindung mit dem
TopLayer keine Fehler. Dein Fehler ist einfach der, dass du die Regeln
zum einen offenbar nicht richtig definiert hast und zum anderen "gegen"
die Regeln arbeitest.
Dann darfst du dich auch nicht wundern, dass etwas fehlerhaftes
rauskommt :)
Das sieht mir zum z.B. danach aus, als ob du Bauteile ineinander
verschachtelst. Wenn sich die Overlays bzw. die umlaufenden Rechtecke
(Abhängig von der Rule Component Clearance (glaube ich)) von Bauteilen
berühren, gibts eben einen Fehler, weil sie zu nahe aneinander sind. Die
Regel komplett abzuschalten, wäre unklug. Entweder für die betreffenden
Bauteile die Regel anpassen, oder noch besser die Bauteile verschieben,
so dass es für den Bestücker (auch wenn es du selbst bist) angenehmer
wird.
Ralf
Mit den sicherlich sehr nahe beieinander liegenden Bauteilen komme ich
beim Löten schon zurecht. Werde mich also mal nolens volens mit den
Rules etwas naeher auseinandersetzen müssen.
Danke für all die Hinweise.
Hi
Also den ComponentClearance finde ich auch nicht so prickelnd. Das ist
aber kein Grund den Rule Check komplett abzuschalten.
>Werde mich also mal nolens volens mit den Rules etwas naeher >auseinandersetzen
müssen.
Ein weiser Entschluss. Ansonsten degradierst du DXP zu einem
Malprogramm.
MfG Spess
Ralf, nochmals ein Dankeschön.
Habe alle Rules an meine Bedürfnisse angepasst. Und jetzt sieht es
perfekt aus und der 'Design Rule Check' meldet nur ein paar unwichtige
Fehler.
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