Vector-Integer

[VHDL_USER (Gast)]

Hallo zusammen. Bin auf ein Problem gestossen, was wahrscheinlich total 
simple  zu lösen ist, mir aber gerade den letzten Nerv raubt. Will einen 
Vector in Integer konvertieren und dann mit einer Zahl noch addieren. 
Leider bekomme ich immer wieder diese Fehlermeldung. Stelle mal den 
Syntax mit bei.

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
use ieee.numeric_std.all;

PORT (
       input:  IN STD_LOGIC_VECTOR (3 DOWNTO 0);
       output:   OUT INTEGER RANGE 0 TO 1023;
      );

      .
      .

output <= to_integer(unsigned(input(3 DOWNTO 0)))+500;

Jetzt kommt beim compilieren die Fehlermeldung:

Error (10621): VHDL Use Clause error at LCD_Transmitter.vhd(90): more 
than one Use Clause imports a declaration of simple name "unsigned" -- 
none of the declarations are directly visible

Was habe ich darunter zu verstehen.
Vielleicht kann mir jemand helfen?

MfG

[Mathi (Gast)]

Sowohl die numeric_std, als auch die std_logic_arith, definieren einen 
Typ unsigned. Das mag der Compiler nicht. Entferne die std_logic_arith. 
Die ist kein Standard und sollte nicht mehr benutzt werden.

[VHDL_USER (Gast)]

Hey Mathi..

Danke für den Tip. Jetzt läuft es. Das es manchmal so kleine banale 
Sachen sind.