Hallo, ich habe inzwischen schon mehrfach gesehen, dass in VHDL Code der Wert 'X' an ein bestimmtes Signal zugewiesen wird, aktuell bei vom Coregenerator generierten Code. Ich verstehe den Sinn so einer Zuweisung nicht, da das von der HW ja nicht umgesetzt werden kann (bzw sollte). Aber in dem Code den ich vor mir habe werden die 'X's auf einen Adressausgang für einen Speicher zugewiesen, während nichts gelesen wird. Ich vermute, das Synthese-tool behandelt diese Zuweisung wie ein "Don't Care" und wird den Wert ausgeben, bei dem sie die beste Optimierung erreicht, aber das ist nur eine Vermutung. Kennt sich da jemand aus, wie das tatsächlich umgesetzt wird und ob es einen Sinn hat, 'X's in Code für die Synthese zuzuweisen?
Bei internen Signalen sind nur 0 und 1 synthetisierbar, bei externen je nach Architektur zusaetzlich noch H,L,Z. Alles andere duerfte die Synthese entweder bemaengeln oder einfach etwas beliebiges anlegen.
Ich habe mal das mitgelieferte example_design synthetisiert, da habe ich aber keine Ausgaben im Synthesereport gesehen, die irgendwie darauf hinweisen, was xst daraus gemacht hat.
Gast
#954753
Die Synthese sollte 'X' als "Don't care" interpretieren - siehe auch http://www.xilinx.com/support/documentation/white_papers/wp274.pdf
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