GENERIC: lieber natural oder std_logic_vector(log2(range)-1 downto 0)

[Dave W. (davewebb8211)]

Hallo,

ich schreibe gerade einige Module, die ich generisch halten und mit 
GENERIC parametrisieren möchte.
Mein Frage bezieht sich darauf, ob ich Signale mit veränderlichem 
Wertebereich lieber als
* Natural oder als
* std_logic_vector machen soll und sich um die Länge des Vektors von 
Hand mit log2 o.Ä. selbst kümmern soll.

Bei Natural kann man den Wertebereich ja genau angeben. Aber irgendwann 
ergibt es sich dann doch, dass ich es in ein std_logic_vector umwandeln 
muss, weil ich z.B. ein RAM ansteuern muss (und die 
herstellerspezifischen Komponenten nunmal std_logic_vector erwarten).

Ist es also sinnvoll
* ein Signal als natural zu implementieren und eine Umwandlung auf ein 
std_logic_vector(log2(range)-1 downto 0) ganz spät zu machen, oder 
direkt von Anfang an
* einen std_logic_vector(width-1 downto 0) zu nehmen und jeweils width 
per generic map weiter zu geben.

Auch wenn es keinen Königsweg gibt würde ich mich über eine 
Stilempfehlung freuen.

Danke und schöene Grüße

Dave

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Also: hier mal als Beispiel:

entity e is
  generic (
    chars_max  : natural
  )
  port (
    char : IN natural range 0 to chars_max
  )
end e;

dann im ARCHITECTURE aber etwas umgewandle im Stil von

variable char_i : integer;
char_i <= char;
address_i <= std_logic_vector(to_unsigned(char_i, address_i'length));

ODER

entity e is
  generic  (
    chars_width : natural  
  )
  port (
    char : IN STD_LOGIC_VECTOR (chars_width-1 DOWNTO 0)
  );
end e;

E_INST: e
  generic map (
    chars_max   => ld2(chars_max-1)
  )
  port map (
    char     => char
  );

[Rick Dangerus (Gast)]

Das hängt u.a. von Deinem Umfeld und Deiner "Fachrichtung" ab. 
Hardwerker werden die Bitbreite bevorzugen und Softwerker den 
Wertebereich. Wenn Du mit anderen zusammenarbeitest oder fremde IP 
verwenden willst, bist Du mit std_logic_vector auf der sicheren Seite.

Ich verwende gerne unsigned/signed aus numeric_std. Damit braucht man 
nur einen cast zu std_logic_vector oder zu integer/natural und man kann 
damit rechen.
Der Nachteil: es gibt Probleme, wenn Ports zusammengeschaltet werden 
sollen und die andere IP unsigned aus ieee.std_logic_unsigned (sollte 
besser synopsys_logic_unsigned heißen) verwendet.

Rick

[Dave W. (davewebb8211)]

Danke Rick fuer Deine Meinung.
Gut zu hoeren, dass es keine all zu grossen Fallstricke zu geben 
scheint.

Ich werde mal innerhalb meiner Module bei natural bleiben, da die 
Beschreibung damit `strenger' und genauer definiert wird. Das gefaellt 
mir besser, auch wenn's akademischer ist.
Schnittstellen nach aussen werde ich dann evtl. std_logic_vector machen, 
damit andere den Kram leichter zusammentackern koennen.

Danke und schoene Gruesse

Dave