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Forum: FPGA, VHDL & Co. Indexes von Vectoren verschieben


Autor: Mike (Gast)
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Hallo Leute,

gibt es in VHDL eine Möglichkeit den Indexbereich eines std_vectors zu 
verschieben?

Oder Konkret ich lege einen vector mit (6 downto 0) an, und möchte 
diesen dann aber einem vector von dem Format (0 downto -6) zuweisen.

Von dem Vector ändert sich nichts, nur der Index sollte sich ändern 
damit sp eien Zuweisung mit gleicher Bitlänge möglich ist.

Danke im Vorraus!

Autor: Klaus Falser (kfalser)
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Mit der "Alias" Deklaration müsste es gehen.
Dabei wird ein zweiter Name für den ursprünglichen Vektor eingeführt, 
der dann einen unterschiedlichen Bereich haben kann.

Grüße
Klaus

Autor: Klaus Falser (kfalser)
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Kommando zurück,
negative Indizes sind gar nicht möglich !

Autor: Jörg (Gast)
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Kommando vorwärts?

bei den Fixpunktgeschichten in VHDL sind doch negative Indices
möglich, glaube auch für STD_LOGIC_VECTOR ??

Gruss

Jörg

Autor: Klaus Falser (Gast)
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In den Quelle die ich gesehen habe, ist std_logic_vector folgendermasen 
definiert :

TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;

Natürliche Zahlen sind die Zahlen positiven ganzen Zahlen, in diesem 
Fall ist die 0 aber dabei.

Klaus

Autor: Mike (Gast)
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stimmt, sorry da habe ich wohl ein wenig zu schnell über das Package 
gelesen.
Es handelt sich um ein array von std_ulogic mit negativem Indexes.
Das Konvertieren an sich habe ich jetzt einfach mit einer Funktion, die 
in einer Schleife die Indexes einfach einander zuweist, erledigt.

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