Was ist genau das top level vhdl file

Moin,

ich habe mit sem Xilinx System Generator unter Simulink ein Modell 
erzeugt.
Nun will ich dieses Model mit einem unter ISE erstellten VHDL Project 
verbinden bzw einbainden als component.Das Problem ist nun, dass ich 
jetzt nicht genau weiß, welches das top level VHDL file ist. Der System 
Generator von xilinxerzeugt mir drei vhd files. EIn file model.vhd, ein 
model_cw.vhd und ein model_dw.vhd.
Welches ist denn nun davon das top level file???

Vielen Dank schon einmal