mikrocontroller.net

Forum: FPGA, VHDL & Co. Was ist genau das top level vhdl file


Autor: GAST (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Moin,

ich habe mit sem Xilinx System Generator unter Simulink ein Modell 
erzeugt.
Nun will ich dieses Model mit einem unter ISE erstellten VHDL Project 
verbinden bzw einbainden als component.Das Problem ist nun, dass ich 
jetzt nicht genau weiß, welches das top level VHDL file ist. Der System 
Generator von xilinxerzeugt mir drei vhd files. EIn file model.vhd, ein 
model_cw.vhd und ein model_dw.vhd.
Welches ist denn nun davon das top level file???

Vielen Dank schon einmal

Autor: Werner (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
"model.vhdl"

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.