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Forum: FPGA, VHDL & Co. OR Gate Problem


Autor: Samhaw Jordo (Firma: hochschule) (vhdler)
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Hello All!
ich als Anfänger und noch probleme mit VHDL Sprache habe, möchte ich 
mich hier informieren.
Meine frage lautet: ist es richtig, dass ich so schreibe:
signal1 OR signal2 OR signal3...or signal11,wenn ich 12 Signale verodern 
will?
oder gibt's ein anderer Trick,mit dem man sowas fein lösen kann.
Dake für jede Hinweis.
MFG

Autor: SeriousSam (Gast)
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Du könntest einen Loop nehmen wenn deine Signale in einem Array sind.

Autor: Rick Dangerus (Gast)
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Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> ist es richtig, dass ich so schreibe:
> signal1 OR signal2 OR signal3...or signal11,
> wenn ich 12 Signale verodern will?
Eher nicht, denn 1..11 sind 11 Signale   ;-)

Autor: Gast_1 (Gast)
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Danke für den Hinweis.Ich sollte mit signal0 anfangen stimmt?:-)
Dies Problem ist schon gelöst.FOR loop vewendung

Autor: Falk Brunner (falk)
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Geht auch einfacher


-- OR über Array

big_or <= '0' when or_array ="000000000" else '1';

-- AND über Array

big_and <= '1' when and_array ="11111111" else '0';


MFG
Falk

Autor: Da Micha (damicha)
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Gute Idee, aber es geht noch etwas generischer:
-- OR über Array
big_or <= '0' when or_array = (or_array'range => '0') else '1';

-- AND über Array
big_and <= '1' when and_array = (and_array'range => '1') else '0';

Autor: SeriousSam (Gast)
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Wenn die Signale aber selber Arrays sind (std_logic_vector) musst du 
fast einen Loop nehmen. Oder gehts auch da anders?

Autor: Da Micha (damicha)
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Die Beispiele machen nur Sinn, wenn es sich bei den Signalen or_array 
und and_array um Arrays (daher ja auch der Name) von z.B. dem Typ 
std_logic_vector handelt.

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