Hello All! ich als Anfänger und noch probleme mit VHDL Sprache habe, möchte ich mich hier informieren. Meine frage lautet: ist es richtig, dass ich so schreibe: signal1 OR signal2 OR signal3...or signal11,wenn ich 12 Signale verodern will? oder gibt's ein anderer Trick,mit dem man sowas fein lösen kann. Dake für jede Hinweis. MFG
> ist es richtig, dass ich so schreibe: > signal1 OR signal2 OR signal3...or signal11, > wenn ich 12 Signale verodern will? Eher nicht, denn 1..11 sind 11 Signale ;-)
Danke für den Hinweis.Ich sollte mit signal0 anfangen stimmt?:-) Dies Problem ist schon gelöst.FOR loop vewendung
Geht auch einfacher
1 | -- OR über Array
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2 | |
3 | big_or <= '0' when or_array ="000000000" else '1'; |
4 | |
5 | -- AND über Array
|
6 | |
7 | big_and <= '1' when and_array ="11111111" else '0'; |
MFG Falk
Gute Idee, aber es geht noch etwas generischer:
1 | -- OR über Array
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2 | big_or <= '0' when or_array = (or_array'range => '0') else '1'; |
3 | |
4 | -- AND über Array
|
5 | big_and <= '1' when and_array = (and_array'range => '1') else '0'; |
Wenn die Signale aber selber Arrays sind (std_logic_vector) musst du fast einen Loop nehmen. Oder gehts auch da anders?
Die Beispiele machen nur Sinn, wenn es sich bei den Signalen or_array und and_array um Arrays (daher ja auch der Name) von z.B. dem Typ std_logic_vector handelt.
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